VHDL : convertir une valeur Hexocisie en un vectoriel logique standard

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Cet exemple montre comment convertir une valeur hex convertible en std_logic_vector. Il est illustré à la fois dans VHDL '87 (IEEE Std 1076-1987) et VHDL '93 (IEEE Std 1076-1993). Pour plus d’informations sur l’utilisation de cet exemple dans votre projet, reportez-vous à la section « Comment utiliser les exemples VHDL » sur la page Web de VHDL.

hex.vhd

LIBRARY ieee ;
UTILISEZ ieee.std_logic_1164.ALL ;
UTILISEZ ieee.std_logic_arith. TOUS ;

ENTITÉ HEX IS
    PORT
        (D : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)) ;
HEX END ;

ARCHITECTURE A OF hex IS BEGIN (L’architecture d’un hex EST
BEGIN) -- La ligne suivante convertit la valeur hex 
-- en un STD_LOGIC_VECTOR dans VHDL '87.

    D(7 DOWNTO 0) <= to_stdlogicvector (x « FC ») ;
    
-- La ligne suivante fonctionnera dans VHDL '93 (la norme le permet 
-- cette conversion de manière anodencée).
-- D <= x « FC »
END a ;

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