Verilog HDL : Créer une conception hiérarchique

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Cet exemple décrit comment créer une conception hiérarchique à l’aide de Verilog HDL. Cette conception est identique aux exemples de VHDL, AHDL et de hiérarchie schématique. Le fichier top_ver.v est le niveau supérieur, qui appelle les deux fichiers de niveau inférieur bottom1.v et bottom2.v.

Pour plus d’informations sur l’utilisation de cet exemple dans votre projet, consultez :

v. v.

module top_ver.v 

top_ver (q, p, r, out) ;

entrée     q, p, r;     sortie ;     régresser, intsig ;

bottom1 u1 (.a(q), .b(p), .c (intsig)) ;
bottom2 u2 (.l (intsig), .m(r), .n(out)) ;

endmodule

bottom1.v

module bottom1 (a, b, c) ;

entrée     a, b ;
sortie     c ;
reg      c ;

toujours
commencer
     c<=a & b; endmodule fin

bottom2.v

module bottom2 (l, m, n) ;

entrée     l, m ;
sortie    n ;
reg       n ;
toujours démarrer
     n<=l | m ; endmodule

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