Cet exemple décrit une mémoire vive 64 bits x 8 bits synchronisée avec différentes adresses de lecture et d’écriture dans Verilog HDL. Les outils de synthèse sont capables de détecter les conceptions de RAM synchrones uniques dans le code HDL et d’inférer automatiquement les mégafunctions altsyncram ou altdpram, en fonction de l’architecture du périphérique cible.
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Tableau 1. Liste des ports RAM synchrones mono-horloge
Description | du type de nom de | port |
---|---|---|
données[7:0] | Entrée | Entrée de données 8 bits |
read_addr[5:0] | Entrée | Entrée d’adresse en lecture 6 bits |
write_addr[5:0] | Entrée | Entrée d’adresse 6 bits |
Nous | Entrée | Écriture de l’entrée d’activation |
Clk | Entrée | Entrée d’horloge |
q[7:0] | Sortie | Sortie de données 8 bits |