VHDL: Registre de décalage 1x64

author-image

Par

Cet exemple décrit un registre de décalage long à un bit large et 64 bits dans VHDL. Les outils de synthèse sont capables de détecter des groupes de registres de changement de vitesse et d’inférer automatiquement la mégafonction altshift_taps. L’implémentation peut être effectuée dans les ressources de mémoire de bloc de périphérique en fonction de l’architecture du périphérique cible.

Figure 1. Diagramme de niveau supérieur du registre de décalage 1x64.

Téléchargez les fichiers utilisés dans cet exemple :

L’utilisation de cette conception est régie et soumise aux termes et conditions du contrat de licence d’exemple de conception Intel®.

Le tableau 1 répertorie les ports dans la conception du registre de décalage 1x64.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.