Cet exemple décrit un registre de décalage de 8 bits de large et 64 bits de long avec des robinets également espacés dans VHDL. Les outils de synthèse détectent des groupes de registres de changement de vitesse et en déduisent altshift_taps mégafonction en fonction de l’architecture de l’appareil cible.
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Tableau 1. Liste des ports de registre de décalage 8x64
| Description | du type de nom de port | |
|---|---|---|
| clk | Intrants | Horloge |
| changement de poste | Intrants | Déplacer activer l’entrée |
| sr_in[7..0] | Intrants | Entrée de registre de décalage de 8 bits |
| sr_tap_one[7:0] | Résultats | Sortie 8 bits du premier robinet |
| sr_tap_two[7:0] | Résultats | Sortie 8 bits du deuxième robinet |
| sr_tap_three[7:0] | Résultats | Sortie 8 bits du troisième robinet |
| sr_out[7:0] | Résultats | Sortie de registre de décalage 8 bits |