VHDL: Arbre d’additionneur binaire

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Cet exemple décrit un arbre binaire d’additionneur 8-bit dans VHDL. Pour les appareils avec des tables de recherche à 4 entrées dans des éléments logiques (LEs), l’utilisation d’une structure arboresceuse d’additionneur binaire peut améliorer considérablement les performances.

Figure 1. Diagramme au sommet de l’arbre d’additionneur binaire.

Téléchargez les fichiers utilisés dans cet exemple :

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Tableau 1. Liste des ports de l’arborescence d’additionneur binaire

Description du type de nom de port
a[7:0], b[7:0], c[7:0],
d[7:0], e[7:0]		 Intrants Entrées de données 8 bits
clk Intrants Entrée d’horloge
résultat[7:0] Résultats Sortie de données 8 bits
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