Cet exemple décrit une RAM 16 bits 8 bits synchronisée et une horloge unique paramétrée avec des adresses de lecture et d’écriture séparées en VHDL. Les outils de synthèse détectent les conceptions de RAM à port unique dans le code HDL et l’inférence des mégafunctions altsyncram ou altdpram en fonction de l’architecture du périphérique cible.
Téléchargez les fichiers utilisés dans cet exemple :
L’utilisation de cette conception est régie par les conditions générales du contrat de licence d’Intel® Design Example et est soumise.
Tableau 1. Liste des ports RAM synchrones mono-horloge
Description | du type de nom de port | |
---|---|---|
Données | Entrée | Entrée de données 8 bits sur la RAM |
Horloge | Entrée | Horloge |
read_address | Entrée | Entrée d’adresse en lecture 4 bits |
write_address | Entrée | Entrée d’adresse 4 bits |
Nous | Entrée | Écriture de l’entrée d’activation |
Q | Sortie | Sortie de données 8 bits de la RAM |