VHDL : RAM synchrone mono-horloge

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Cet exemple décrit une RAM 16 bits 8 bits synchronisée et une horloge unique paramétrée avec des adresses de lecture et d’écriture séparées en VHDL. Les outils de synthèse détectent les conceptions de RAM à port unique dans le code HDL et l’inférence des mégafunctions altsyncram ou altdpram en fonction de l’architecture du périphérique cible.

Figure 1. Schéma de haut niveau de la RAM synchrone mono-horloge.

Téléchargez les fichiers utilisés dans cet exemple :

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