VHDL : RAM à port unique

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Cet exemple décrit une conception de RAM 64 bits x 8 bits à port unique avec des adresses de lecture et d’écriture communes dans VHDL. Les outils de synthèse sont capables de détecter les conceptions de RAM à port unique dans le code HDL et d’inférer automatiquement les mégafonctions altsyncram ou altdpram, en fonction de l’architecture du périphérique cible.

Figure 1. Diagramme de niveau supérieur de la RAM à port unique.

Téléchargez les fichiers utilisés dans cet exemple :

L’utilisation de cette conception est régie et soumise aux termes et conditions du contrat de licence d’exemple de conception Intel®.

Tableau 1. Liste des ports RAM à port unique

Nom du port

Type

Désignation des marchandises

données[7:0]

Intrants

Entrée de données 8 bits

addr[5:0]

Intrants

Entrée d’adresse 6 bits

nous

Intrants

Entrée d’activation d’écriture

clk

Intrants

Entrée d’horloge

q[7:0]

Résultats

Sortie de données 8 bits

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