Modèles VHDL pour les machines d’état

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Cette page se compose d’exemples de conception pour les machines d’état dans VHDL. Une machine d’état est un circuit séquentiel qui avance à travers un certain nombre d’états. Les exemples fournissent les codes HDL pour implémenter les types suivants de machines d’état :

  • Machine d’état farineux à 4 états

Les sorties d’une machine d’état Mealy dépendent à la fois des entrées et de l’état actuel. Quand les entrées changent, les sorties sont mises à jour sans attendre un bord d’horloge.

  • Machine d’état de Moore à 4 états

Les sorties d’une machine d’état de Moore dépendent seulement de l’état actuel. Les sorties sont écrites seulement quand l’état change (sur le bord d’horloge).

  • Machine à état sûr

Cet exemple utilise la valeur d’attribut de synthèse syn_encoding safe pour spécifier que le logiciel doit insérer une logique supplémentaire pour détecter un état illégal et forcer la transition de la machine d’état à l’état de réinitialisation.

  • Machine d’état codée par l’utilisateur

Cet exemple utilise l’attribut de synthèse syn_encoding pour appliquer des codages binaires spécifiques aux éléments d’un type énuméré.

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