VHDL : Véritable RAM à double port avec une horloge simple

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Cet exemple décrit une conception 64-bit x 8-bit synchrone et vraie de DOUBLE-port RAM avec n’importe quelle combinaison d’opérations indépendantes de lecture ou d’écriture dans le même cycle d’horloge dans VHDL. L’unité de conception bascule dynamiquement entre les opérations de lecture et d’écriture avec l’entrée d’activation d’écriture du port respectif. Les outils de synthèse sont capables de détecter les conceptions de RAM dans le code HDL et de déduire automatiquement les mégafonctions altsyncram ou altdpram en fonction de l’architecture du périphérique cible.

Figure 1. Véritable RAM à double port avec un diagramme de niveau supérieur d’horloge simple.

Téléchargez les fichiers utilisés dans cet exemple :

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Tableau 1. Véritable RAM à double port avec une liste simple de port d’horloge

Nom du port

Type

Désignation des marchandises

dataa[7:0], datab[7:0]

Intrants

Entrées de données 8 bits du port A et du port B

addr_a[5:0], addr_b[5:0]

Intrants

Entrées d’adresse 6 bits du port A et du port B

we_a, we_b

Intrants

Écriture activer les entrées du port A et du port B

clk

Intrants

Entrée d’horloge

q_a[7:0], q_b[7:0]

Résultats

Sorties de données 8 bits du port A et du port B

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