Cet exemple décrit une conception 64-bit x 8-bit synchrone et vraie de DOUBLE-port RAM avec n’importe quelle combinaison d’opérations indépendantes de lecture ou d’écriture dans le même cycle d’horloge dans VHDL. L’unité de conception bascule dynamiquement entre les opérations de lecture et d’écriture avec l’entrée d’activation d’écriture du port respectif. Les outils de synthèse sont capables de détecter les conceptions de RAM dans le code HDL et de déduire automatiquement les mégafonctions altsyncram ou altdpram en fonction de l’architecture du périphérique cible.
Téléchargez les fichiers utilisés dans cet exemple :
- Télécharger true_dpram_sclk.zip
- Téléchargez la véritable RAM à double port avec un fichier README d’horloge simple
L’utilisation de cette conception est régie et soumise aux termes et conditions du contrat de licence d’exemple de conception Intel®.
Tableau 1. Véritable RAM à double port avec une liste simple de port d’horloge
Nom du port |
Type |
Désignation des marchandises |
|---|---|---|
dataa[7:0], datab[7:0] |
Intrants |
Entrées de données 8 bits du port A et du port B |
addr_a[5:0], addr_b[5:0] |
Intrants |
Entrées d’adresse 6 bits du port A et du port B |
we_a, we_b |
Intrants |
Écriture activer les entrées du port A et du port B |
clk |
Intrants |
Entrée d’horloge |
q_a[7:0], q_b[7:0] |
Résultats |
Sorties de données 8 bits du port A et du port B |