Le système de processeur dur (HPS) des périphériques SoC Intel possède une interface HPS à FPGA AXI* Bridge (h2f) permettant de communiquer avec les mémoires et les périphériques dans le cœur FPGA. Cet exemple donne l’instantanéisation d’un HPS avec un composant de mémoire esclave AXI sur puce d’un Platform Designer (anciennement Qsys) et démontre comment simuler la conception. Le système testbench utilise le modèle fonctionnel (BFM) du bus maître Mentor* pour modeler l’interface HPS AXI Bridge qui communique avec la logique FPGA cœur.
Utiliser cet exemple de conception
Téléchargez le fichier HPS_h2f_axi_sim.zip et en extraire le contenu. Cet exemple de conception nécessite le logiciel Intel® Quartus® Prime v13.1 ou une version ultérieure.
Le fichier ZIP comprend les répertoires IP et de simulation suivants pour exécuter la simulation et voir les résultats :
- Le système Qsys de haut niveau appelé HPS_h2f_axi_sim.qsys
- Les fichiers de mémoire AXI Slave dans le répertoire ip/
- Les fichiers de simulation sous le répertoire HPS_h2f_axi_simulation_example/comme suit :
- testbench/mentor/ — Contient des fichiers d’installation pour exécuter la simulation à l’aide de ModelSim*. Le fichier principal du script est run_sim.tcl.
- testbench/HPS_h2f_axi_sim_tb/simulation/ - Contient le testbench de haut niveau et le programme de test. Le fichier testbench de haut niveau est HPS_h2f_axi_sim_tb.v et le programme de test est master_test_program.sv.
- testbench/HPS_h2f_axi_sim_tb/simulation/submodules/ - Le sous-répertoire contient les fichiers Verilog nécessaires pour compiler la conception.
Le testbench de haut niveau instantanée le modèle de simulation HPS, une source d’horloge, une source de réinitialisation, et le programme de test maître. Le programme de test envoie des commandes du modèle HPS BFM en utilisant l’interface h2f AXI Bridge à la mémoire esclave AXI. Le programme de test effectue un test dirigé pour lancer quatre écritures, suivi de quatre lectures, suivis de deux rafales de données en écriture et de deux rafales de données en lecture. Enfin, le programme de test vérifie que les données lues à partir de la mémoire esclave AXI correspondent aux données écrites.
Vous pouvez utiliser le script de simulation inclus pour exécuter une simulation avec le simulateur Mentor Graphics ModelSim-Intel® FPGA Edition. Pour exécuter la simulation, vous devez disposer d’une licence de suite IP de vérification des graphiques Mentor AXI installée, qui est incluse avec la licence Intel® Quartus® Prime Standard et Pro Edition. Pour lancer le logiciel ModelSim-Intel FPGA Edition, utilisez la commande indiquée ci-dessous avec le chemin d’accès -mvc appareil pointant vers le répertoire d’installation correct :
vsim -mvc $QUARTUS_ROOTDIR/.. /ip/altera/mentor_vip_ae/common
Lancez le logiciel ModelSim-Intel FPGA Edition à partir du répertoire HPS_h2f_axi_simulation_example/testbench/mentor/. Vous pouvez ensuite exécuter la simulation et visualiser la forme des ondes en exécutant le script run_sim.tcl.
Le programme de test de master_test_program.sv se base sur l’exemple fourni dans la suite de vérification IP de vérification IP Mentor Graphics AXI (Intel FPGA Edition) qui est décrite plus en détail dans le chapitre 6 du Guide de l’utilisateur Mentor VIP Intel FPGA Edition LEUR, AXI3 et AXI4 (PDF).
Le guide de l’utilisateur contient également un exemple contenant des BFM maître et esclave dos à dos au chapitre 12, et des instructions d’exécution de la simulation à l’aide de simulateurs ModelSim-Intel FPGA, Questa et VCS.