set_input_delay -clock clk -min 2 [all_inputs]Le format Synopsys® Design Constraints (SDC) fournit une méthode simple et facile pour limiter les conceptions les plus simples aux conceptions les plus complexes. L’exemple suivant fournit le contenu de fichiers SDC le plus simple qui limite toutes les horloges (ports et broches), les chemins d’E/S d’entrée et les chemins d’E/S de sortie pour une conception. Vous pouvez utiliser le fichier SDC ci-dessous comme modèle pour n’importe quelle conception. Cependant, chaque conception doit contenir un fichier SDC personnalisé qui limite individuellement toutes les horloges, les ports d’entrée et les ports de sortie.
# Limiter le port d’horloge avec une exigence 10 ns create_clock -period 10 [get_ports clk] # Appliquer automatiquement une horloge de génération sur la sortie des boucles à verrouillage par phase (PLLs) # Cette commande peut être laissée en toute sécurité dans le SDC même si aucun PLL n’existe dans la conceptionderive_pll_clocks Nb. Limiter le chemin d’E/S d’entréeset_input_delay -clock clk -max 3 [all_inputs] set_input_delay -clock clk -min 2 [all_inputs] # Limiter le chemin d’E/S de sortieset_output_delay -clock clk -max 3 [all_inputs]