Avec la commande Synopsys® Design Constraint (SDC) set_multicycle_path, vous pouvez spécifier le nombre de cycles d’horloge autorisés, en ce qui concerne la destination ou l’horloge source, permettant aux données de se propager entre les registres source et destination. Cela est utile dans la situation indiquée à la Figure 1.
Figure 1 montre un circuit simple sur lequel un multicycle de 2 est nécessaire pour le registre de destination reg2. Register reg2 doit loqueter ces données chaque deuxième cycle d’horloge.
Les commandes SDC ci-dessous limitent les horloges du circuit ci-dessus.
#Constrain the base clock
create_clock -period 10.000 [get_ports clk_in]
#Constrain the PLL output clock
create_generated_clock -source inst|inclk[0] -multiply_by 2 \
-name inst|clk[1] inst|clk[1]
#Constrain the input and output ports
set_input_delay -clock clk_in 1.2 [get_ports data_in]
set_input_delay -clock clk_in 1.5 [get_ports async_rst]
set_output_delay -clock clk_in 2 [get_ports data_out]
#Apply a multicycle of 2 to registers reg1 and reg2
#By default the multicycle is relative to the destination clock waveform
set_multicycle_path -setup -end -from [get_pins reg1|clk] -to [get_pins reg2|*] 2
Téléchargez l’exemple de circuit multicycle_exception.qar.
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