Conception de référence du contrôleur LCD TFT

Recommandé pour :

  • Appareil : Cyclone® I/II/II

  • Quartus®: Inconnu

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Vue d’ensemble

La conception de référence du contrôleur LCD TFT de Digital Blocks vous permet d’accélérer la conception des écrans LCD TFT dans votre système. La conception de référence est centrée sur le noyau de propriété intellectuelle (IP) du contrôleur LCD digital blocks DB9000AVLN TFT, qui est disponible dans les formats netlist ou VHDL / Verilog HDL register transfer level (RTL).

Le noyau DB9000AVLN contient une interconnexion système mappée par mémoire Avalon® pour l’interface avec le processeur intégré Nios® II et les contrôleurs SDRAM ou SRAM (l’une ou l’autre des mémoires peut servir de tampon de trame). Le logiciel fourni avec cette conception de référence s’exécute sur le processeur intégré Nios II pour placer une image dans la mémoire tampon de trame et appelle le noyau DB9000AVLN pour piloter le panneau LCD.

À l’aide du logiciel de conception Intel® Quartus®, vous pouvez instancier la conception de référence du contrôleur LCD TFT dans un kit de développement FPGA Cyclone®, Cyclone® II ou Cyclone® III. Consultez la section Technologie Intel® démontrée pour obtenir la liste complète des kits de développement Intel® FPGA pris en charge.

Vous pouvez connecter votre panneau LCD au kit de développement Intel FPGA avec la fabrication d’un câble approprié. Veuillez contacter Digital Blocks pour plus de détails.

La figure 1 montre le schéma fonctionnel de la conception de référence du contrôleur LCD TFT.

Caractéristiques de conception du matériel

  • Large gamme de résolutions d’écran LCD programmables
    • Résolutions programmables maximales de 4096 x 2048
    • Résolutions de pixels horizontaux de 16 à 4096 pixels par incréments de 16 pixels
  • Prise en charge des interfaces de panneau LCD TFT à 1 port
    • Numérique 18 bits (6 bits/couleur) et numérique 24 bits (8 bits/couleur)
  • Prise en charge des interfaces de panneau LCD LVDS TFT à 2 ports
  • Profondeurs de couleur de bits de mémoire tampon de trame programmables par pixel (bpp) :
    • 1, 2, 4, 8 bpp mappé à travers la palette de couleurs au pixel LCD 18 bits
    • 16, 18 bpp génère directement un pixel LCD 18 bits
    • 24 bpp génère directement un pixel LCD 24 bits
  • Ram de palette de couleurs pour réduire les besoins de stockage de mémoire tampon d’image et la largeur d’interconnexion du système Avalon
    • Entrée 256 par RAM 16 bits, implémentée comme entrée 128 par 32 bits
    • Chargé par l’intermédiaire de l’interface de bus esclave statiquement par le microprocesseur ou l’interface principale de bus dynamiquement avec chaque trame par le contrôleur d’accès direct à la mémoire (DMA)
  • Prise en charge du format de sortie programmable
    • RVB 6:6:6 ou 5:6:5 sur l’interface numérique 18 bits
    • RVB 8:8:8 sur l’interface numérique 24 bits
  • Paramètres de synchronisation horizontaux et verticaux programmables
    • Porche avant, porche arrière, largeur de synchronisation, pixels par ligne
    • Synchronisation de la polarité
  • Horloge à pixels programmable
    • Diviseur d’horloge pixel de 1 à 128 de l’horloge de bus
    • Polarité de l’horloge pixel
    • Entrée d’horloge de pixel séparée et indépendante
  • Les données programmables activent le signal de synchronisation
    • Dérivé des paramètres de synchronisation horizontaux et verticaux
    • Afficher activer la polarité
  • Trois types de mémoire
    • FIFO d’entrée 16 mots x 32 bits, découplage de l’interconnexion du système Avalon et taux d’horloge du panneau LCD. Intégré au contrôleur DMA
    • RAM de palette de couleurs 255 mots x 16 bits
    • Sortie de 16 mots FIFO
    • Tampons FIFO paramétrables en profondeur et en largeur
  • Prise en charge du séquençage des hauts et des bas
  • 9 sources d’interruptions internes avec contrôle de masquage
  • Mode Little-endian, big-endian ou Windows CE
  • Conformité avec l’interface Mémoire-mappée Avalon
  • Interface PCI* en option
  • Entièrement synchrone, synthétisable Verilog HDL ou VHDL RTL source avec la synchronisation de bord montant, pas d’horloges fermées, et pas de tri-états internes
  • Modifiez ou intégrez le noyau DB9000AVLN en fonction de vos besoins avec les services d’ingénierie matérielle et logicielle de Digital Blocks

Coordonnées de la personne-ressource

Digital Blocks, Inc.
587, chemin Rock
Glen Rock, NJ 07452 États-Unis
Téléphone: +1 201 251 1281
Télécopie : +1 201 632 4809
Courriel : info@digitalblocks.com
WWW: www.digitalblocks.com

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