Configuration de l’appareil - Centre de support
Bienvenue au Centre de support de configuration de périphérique !
Vous trouverez ici des informations sur la sélection, la conception et la mise en œuvre de schémas et de fonctionnalités de configuration. Il y a également des directives sur la façon dont évoquer votre système et mettre au point les liens de configuration. Cette page est organisée en catégories qui s’alignent sur un flux de conception de système de configuration du début à la fin.
Profitez de votre voyage!
Obtenez des ressources d’assistance pour Les appareils Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 et Intel® Cyclone® 10 dans les pages ci-dessous. Pour les autres appareils, effectuez une recherche à partir des liens suivants : Documentation, Cours de formation, Intel® vidéos rapides FPGA, Intel® exemples de conception FPGAet Base de connaissances FPGA.
1. Détails de configuration spécifiques à l’appareil
Tableau 1 - Vue d’ensemble des schémas et des fonctionnalités de configuration
| configuration des schémas de configuration de | famille depériphériques | ||||||||
|---|---|---|---|---|---|---|---|---|---|
Régime |
Largeur des données |
Taux d’horloge maximum |
Débit de données maximal |
Sécurité de la conception |
Reconfiguration partielle (2) |
Mise à jour du système distant |
Bouleversements d’un seul événement |
Configuration par l’intermédiaire du protocole |
|
Intel Agilex |
Avalon® Streaming |
32 bits |
125 MHz |
4000 Mbps |
√ |
√ |
Noyau IP du chargeur flash parallèle II |
√ |
S.O. |
16 bits |
125 MHz |
2000 Mbps |
√ |
√ |
|||||
8 bits |
125 MHz |
1000 Mbps |
√ |
√ |
|||||
Série active (AS) |
4 bits |
166(1) MHz |
664 Mbps |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 bit |
30 MHz |
30 Mbps |
√ |
√ |
S.O. |
√ |
S.O. |
|
Intel® Stratix® 10 |
Avalon®-ST |
32 bits |
125 MHz |
4000 Mbps |
√ |
√ |
Noyau IP du chargeur flash parallèle II |
√ |
S.O. |
16 bits |
125 MHz |
2000 Mbps |
√ |
√ |
|||||
8 bits |
125 MHz |
1000 Mbps |
√ |
√ |
|||||
Série active (AS) |
4 bits |
125(1) MHz |
500 Mbps |
√ |
√ |
√ |
√ |
√ |
|
JTAG |
1 bit |
30 MHz |
30 Mbps |
√ |
√ |
S.O. |
√ |
S.O. |
|
Intel® Arria® 10 |
Configuration via HPS |
32 bits |
100 MHz |
3200 Mbps |
√ |
√ |
via HPS |
√ |
S.O. |
16 bits |
100 MHz |
1600 Mbps |
√ |
||||||
Parallèle passif rapide (FPP) |
32 bits |
100 MHz |
3200 Mbps |
√ |
√ |
Noyau IP du chargeur flash parallèle |
√ |
S.O. |
|
16 bits |
100 MHz |
1600 Mbps |
√ |
||||||
8 bits |
100 MHz |
800 Mbps |
√ |
||||||
Série active (AS) |
4 bits |
100 MHz |
400 Mbps |
√ |
√(3) |
√ |
√ |
√ |
|
1 bit |
100 MHz |
100 Mbps |
√ |
||||||
Série passive (PS) |
1 bit |
100 MHz |
100 Mbps |
√ |
√(3) |
Noyau IP du chargeur flash parallèle |
√ |
S.O. |
|
JTAG |
1 bit |
33 MHz |
33 Mbps |
|
√(3) |
S.O. |
√ |
S.O. |
|
Intel® Cyclone® 10 GX |
Parallèle passif rapide (FPP) |
32 bits |
100 MHz |
3200 Mbps |
√ |
√ |
Noyau IP du chargeur flash parallèle |
√ |
S.O. |
16 bits |
100 MHz |
1600 Mbps |
√ |
||||||
8 bits |
100 MHz |
800 Mbps |
√ |
||||||
Série active (AS) |
4 bits |
100 MHz |
400 Mbps |
√ |
√(3) |
√ |
√ |
√ |
|
1 bits |
100 MHz |
100 Mbps |
√ |
||||||
Série passive (PS) |
1 bit |
100 MHz |
100 Mbps |
√ |
√(3) |
Noyau IP du chargeur flash parallèle |
√ |
S.O. |
|
JTAG |
1 bit |
33 MHz |
33 Mbps |
S.O. |
√(3) |
S.O. |
√ |
S.O. |
|
Intel® Cyclone® 10 LP |
Parallèle passif rapide (FPP) |
8 bits |
66(4)/100(6) MHz |
528(4)/800(6) Mbps |
S.O. |
S.O. |
Noyau IP du chargeur flash parallèle |
√ |
S.O. |
Série passive (PS) |
1 bit |
66(4)/133(5) MHz |
66(4)/133(5) Mbps |
S.O. |
S.O. |
Noyau IP du chargeur flash parallèle |
√ |
S.O. |
|
Série active (AS) |
1 bit |
40 MHz |
40 Mbps |
S.O. |
S.O. |
√ |
√ |
S.O. |
|
JTAG |
1 bit |
25 MHz |
25 Mbps |
S.O. |
S.O. |
S.O. |
√ |
S.O. |
|
- Le débit d’horloge maximum en utilisant OSC_CLK_1 comme clock source de configuration. Le débit d’horloge maximum réduit si vous utilisez l’oscillateur interne comme clock source de configuration, pendant le fonctionnement de SmartVID, ou quand le périphérique est en mode utilisateur.
- Vous pouvez effectuer une reconfiguration partielle après que le périphérique soit entièrement configuré. Le pour en savoir plus, référez-vous au guide utilisateur partiel de reconfiguration.
- La configuration partielle peut être exécutée seulement quand elle est configurée en tant qu’hôte interne.
- Tension d’alimentation pour la logique interne, VCCINT = 1,0 V.
- Tension d’alimentation pour la logique interne, VCCINT = 1,2 V.
- Tension d’alimentation pour la logique interne, VCCINT = 1,2 V. Cyclone 10 LP 1.2 V core voltage devices support 133 MHz DCLK fMAX for 10CL006, 10CL010, 10CL016, 10CL025, and 10CL040 only.
2. Schémas de configuration et IP
Guides de l’utilisateur de la configuration
Appareils Intel Agilex
Appareils Intel Stratix 10
Configuration via HPS
Configurez la partie FPGA du périphérique SoC en utilisant le système de processeur dur (HPS)
Appareils Intel Agilex
Appareils Intel Stratix 10
- Guide de l’utilisateur du démarrage Intel Stratix 10 SoC FPGA
- Manuel de référence technique du système de processeur dur Intel Stratix 10
Appareils Intel Arria 10
Parallèle passif rapide
Appareils Intel Arria 10
Appareils Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources supplémentaires :
Série active
Appareils Intel Agilex
Appareils Intel Stratix 10
Appareils Intel Arria 10
Appareils Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources supplémentaires :
AN 418: SRunner: Une solution intégrée pour la programmation de périphériques de configuration série
Série passive
Appareils Intel Arria 10 GX
Appareils Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources supplémentaires :
JTAG
Appareils Intel Agilex
- Guide de l’utilisateur de la configuration Intel Agilex
- AN 936 : Exécution des commandes SDM par l’intermédiaire de l’interface JTAG
Appareils Intel Stratix 10
- Guide de l’utilisateur de la configuration d’Intel Stratix 10
- AN 936 : Exécution des commandes SDM par l’intermédiaire de l’interface JTAG
Appareils Intel Arria 10
Appareils Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources supplémentaires :
- Informations sur les pilotes de câbles et d’adaptateurs
- AN 425 : Utilisation de la solution STAPL de blocage de ligne de commande pour la programmation d’appareils
- Prise en charge de la programmation pour jam STAPL Language
- AN 414 : Le pilote logiciel JRunner : une solution intégrée pour la configuration JTAG PLD
3. Fonctionnalités de configuration avancées
Sécurité de l’appareil
Appareils Intel Agilex
Appareils Intel Stratix 10
Appareils Intel Arria 10
Appareils Intel Cyclone 10 GX
Ressources supplémentaires :
AN 556 : Utilisation des fonctions de sécurité de conception dans les FPGA Intel
Reconfiguration partielle
Page de support de reconfiguration partielle
Appareils Intel Agilex
Appareils Intel Stratix 10
- Guide de l’utilisateur IP de Solutions de reconfiguration partielle
- AN 825 : Reconfiguration partielle d’une conception sur la carte de développement Intel Stratix 10 GX FPGA
- AN 826: Tutoriel de reconfiguration partielle hiérarchique pour stratix 10 GX FPGA Development Board
- AN 818: Tutoriel de reconfiguration partielle de mise à jour statique pour la carte de développement FPGA Stratix 10 GX
- AN 819 : Reconfiguration partielle sur PCI Express* Conception de référence pour les appareils Intel Stratix 10
- AN 820 : Reconfiguration partielle hiérarchique sur la conception de référence PCI Express pour les appareils Intel Stratix 10
Intel® Arria® 10 appareils
- Guide de l’utilisateur IP de Solutions de reconfiguration partielle
- Arria® 10 Initialisation CvP et reconfiguration partielle via le Guide de l’utilisateur du protocole
- AN 817: Tutoriel de reconfiguration partielle de mise à jour statique pour arria 10 GX FPGA Development Board
- AN 798 : Reconfiguration partielle avec l’Arria 10 HPS
- AN 797 : Reconfiguration partielle d’une conception sur la carte de développement Intel Arria 10 GX FPGA
- AN 784: Reconfiguration partielle sur la conception de référence PCI Express pour les appareils Intel Arria 10
- AN 805: Reconfiguration partielle hiérarchique d’une conception sur la carte de développement SoC Intel Arria 10
- AN 806: Tutoriel de reconfiguration partielle hiérarchique pour la carte de développement Intel Arria 10 GX FPGA
- AN 813 : Reconfiguration partielle hiérarchique sur la conception de référence PCI Express pour les appareils Arria 10
Appareils Intel® Cyclone®10 GX
Ressources supplémentaires :
- Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Reconfiguration partielle
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Reconfiguration partielle
- Intel Quartus Prime Standard Edition Guide de l’utilisateur: Reconfiguration partielle Intel FPGA IP
- Guide de l’utilisateur de base IP de reconfiguration partielle.pdf
Mise à niveau du système distant
Appareils Intel Agilex
Appareils Intel Stratix 10
- Guide de l’utilisateur de la configuration d’Intel Stratix 10
- Exemple de script Tcl utilisé pour l’exemple d’exécution d’une mise à jour du système distant documenté dans la section Mise à niveau du système distant
- Guide de l’utilisateur d’Intel Stratix 10 SoC Remote System Update (RSU)
Appareils Intel Arria 10
Appareils Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources supplémentaires :
Atténuation des perturbations d’un seul événement (SEU)
Appareils Intel Agilex
Appareils Intel Stratix 10
Appareils Intel Arria 10
- Intel Arria 10 Core Fabric et manuel d’E/S à usage général
- AN 737: Détection et récupération SEU dans les appareils Intel Arria 10
- Atténuation des perturbations d’un seul événement dans les appareils Arria 10 (vidéo)
Appareils Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Ressources supplémentaires :
- Introduction aux bouleversements d’un seul événement
- Guide de l’utilisateur de la détection SEU avancée Intel® FPGA IP
- Guide de l’utilisateur d’Intel® FPGA Fault Injection IP Core
- Présentation des interruptions fonctionnelles d’événement unique dans les conceptions FPGA
- Atténuation seu dans les périphériques Intel FPGA: Marquage de hiérarchie (vidéo)
Configuration par l’intermédiaire du protocole (CvP)
Configuration via la page de support de protocole
Appareils Intel Agilex
Appareils Intel Stratix 10
- Guide de l’utilisateur de la configuration Intel Stratix 10 via protocole (CvP)
- Code de pilote du logiciel
Appareils Intel Arria 10
- Arria 10 CvP Initialization and Partial Reconfiguration over PCI Express* Guide de l’utilisateur
- Code de pilote du logiciel
Appareils Intel Cyclone 10 GX
IP d’accès flash
Appareils Intel Agilex
- Guide de l’utilisateur de l’IP Intel FPGA IP du client de boîte aux lettres
- Boîte aux lettres Avalon ST Client Intel FPGA IP Guide de l’utilisateur
- AN 932 : Directives de migration d’accès flash des périphériques basés sur bloc de contrôle aux périphériques basés sur SDM
Appareils Intel Stratix 10
- Guide de l’utilisateur de l’IP Intel FPGA IP du client de boîte aux lettres
- Guide de l’utilisateur de l’IP Intel FPGA IP du client de boîte aux lettres Flash série
- AN 932 : Directives de migration d’accès flash des périphériques basés sur bloc de contrôle aux périphériques basés sur SDM
Appareils Intel Arria 10
- Guide de l’utilisateur générique de l’interface Flash série Intel FPGA IP Core
- Guide de l’utilisateur de l’interface de mémoire série active (ASMI) parallèle Intel FPGA IP Core
- Guide de l’utilisateur de l’interface de mémoire série active (ASMI) Parallèle II Intel FPGA IP Core
- AN 720: Simuler le bloc ASMI dans votre conception
Appareils Intel Cyclone 10 GX
- Guide de l’utilisateur générique de l’interface Flash série Intel FPGA IP Core
- Guide de l’utilisateur de l’interface de mémoire série active (ASMI) parallèle i Intel® FPGA IP Core
- Guide de l’utilisateur de l’interface de mémoire série active (ASMI) Parallèle II Intel FPGA IP Core
- AN 720 : Simulation du bloc ASMI (Active Serial Memory Interface) dans votre conception
Périphériques Intel Cyclone 10 LP
- Guide de l’utilisateur générique de l’interface Flash série Intel FPGA IP Core
- Guide de l’utilisateur de l’interface de mémoire série active (ASMI) parallèle Intel FPGA IP Core
- Guide de l’utilisateur de l’interface de mémoire série active (ASMI) Parallèle II Intel FPGA IP Core
- AN 720 : Simulation du bloc ASMI (Active Serial Memory Interface) dans votre conception
IP d’id de puce
Appareils Intel Agilex
- Guide de l’utilisateur de l’IP Intel FPGA IP du client de boîte aux lettres
- Boîte aux lettres Avalon ST Client Intel FPGA IP Guide de l’utilisateur
Appareils Intel Stratix 10
Appareils Intel Arria 10
Appareils Intel Cyclone 10 GX
4. Intel® Quartus® Flux de conception logicielle principal
Tableau 2 - Flux de génération de fichiers de configuration et de programmation de périphériques
1. Cadre général |
|
2. Paramètre de configuration |
|
3. Configuration des fichiers de programmation |
|
4. Autres paramètres de fonctionnalités avancés facultatifs |
|
5. Générer des fichiers de configuration et de programmation |
|
Où puis-je trouver des informations sur les paramètres de configuration de l’appareil et la configuration et la génération de fichiers de programmation ?
Appareils Intel Agilex
Appareils Intel Stratix 10
Appareils Intel Arria 10
Appareils Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
5. Conception du conseil d’administration
Où puis-je trouver des informations sur les directives de conception de configuration de périphérique ?
Appareils Intel Agilex
Appareils Intel Stratix 10
Appareils Intel Arria 10
- AN 738 : Directives de conception de l’appareil Intel Arria 10
- AN 763: Arria 10 SoC Device Design Guidelines
Appareils Intel Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Où puis-je trouver des informations sur les instructions de connexion pour la broche de configuration ?
Appareils Intel Agilex
- Directives de connexion des broches de la famille d’appareils Intel Agilex - Vous pouvez effectuer une recherche à l’aide des mots-clés « Broches de configuration dédiées / JTAG », « Broches Secure Device Manager (SDM) » et « Broches de configuration facultatives / à double usage »
Appareils Intel Stratix 10
- Intel Stratix 10 GX, MX, TX et SX Directives de connexion de la famille de périphériques - Vous pouvez effectuer une recherche à l’aide des mots-clés « Broches de configuration / JTAG dédiées », « Broches SDM (Secure Device Manager) » et « Broches de configuration facultatives / à double usage »
Appareils Intel Arria 10
- Intel Arria 10 GX, GT et SX Directives de connexion de broches de famille d’appareils - Vous pouvez effectuer une recherche à l’aide des mots-clés « Broches de configuration dédiées / JTAG », « Broches de configuration facultatives / à double usage » et « Broches de reconfiguration partielle »
Appareils Intel Cyclone 10 GX
- Directives de connexion de la famille de périphériques Intel Cyclone 10 GX - Vous pouvez effectuer une recherche à l’aide des mots-clés « Broches de configuration / JTAG dédiées » et « Broches de configuration facultatives / à double usage »
Périphériques Intel Cyclone 10 LP
- Directives de connexion de la famille de périphériques Intel Cyclone 10 LP - Vous pouvez effectuer une recherche à l’aide des mots-clés « Configuration / broches JTAG »
Où puis-je trouver des informations sur les spécifications de configuration ?
La spécification de configuration dans la fiche technique de l’appareil spécifie les spécifications suivantes :
- Spécifications de synchronisation pour les broches de contrôle de configuration
- Spécifications de synchronisation/performances pour chacun des schémas de configuration pris en charge
- Tailles de flux de bits de configuration
- Estimation du temps de configuration pour chacun des schémas de configuration pris en charge
Appareils Intel Agilex
- Fiche technique de l’appareil Intel Agilex - Vous pouvez effectuer une recherche à l’aide du mot-clé « Spécifications de configuration » et « Temps de la rampe d’alimentation »
Appareils Intel Stratix 10
- Fiche technique de l’appareil Intel Stratix 10 - Vous pouvez effectuer une recherche à l’aide du mot clé « Spécifications de configuration » et « Temps de rampe d’alimentation »
Appareils Intel Arria 10
- Fiche technique de l’appareil Intel Arria 10 - Vous pouvez effectuer une recherche en utilisant le mot clé « Spécifications de configuration » et « Temps de rampe d’alimentation »
- Intel Arria 10 Core Fabric and General Purpose I/Os Handbook - Vous pouvez effectuer une recherche à l’aide des mots-clés « FAST POR »
Appareils Intel Cyclone 10 GX
- Fiche technique de l’appareil Intel Cyclone 10 GX - Vous pouvez effectuer une recherche en utilisant le mot-clé « Spécifications de configuration » et « Temps de rampe d’alimentation »
- Intel Cyclone 10 GX Core Fabric and General Purpose I/Os Handbook - Vous pouvez effectuer une recherche à l’aide des mots-clés « FAST POR »
Périphériques Intel Cyclone 10 LP
- Fiche technique de l’appareil Intel Cyclone 10 LP - Vous pouvez effectuer une recherche à l’aide du mot clé « Configuration et spécifications JTAG » et « Temps de la rampe d’alimentation »
- Intel Cyclone 10 LP Core Fabric and General Purpose I/Os Handbook - Vous pouvez effectuer une recherche à l’aide des mots-clés « FAST POR »
6. Déboguer
Utilitaire de résolution des problèmes de configuration FPGA
Intel Agilex et Intel Stratix 10 FPGA System Console Debugging Tool Using JTAG
Intel Stratix 10 FPGA SDM Debug Toolkit vous aide à déboguer vos problèmes de configuration.
- Il est disponible dans le logiciel Intel Quartus Prime Pro Edition v18.1 et versions ultérieures.
Recherche d’un outil pour déboguer les défaillances de configuration / sécurité de la conception / détection d’erreurs contrôle de redondance cyclique (CRC) sur Intel® Arria® 10 appareils?
- Pour obtenir cet outil de diagnostic de configuration, veuillez contacter votre représentant commercial Intel®.
Vous pouvez employer ce dépanneur ou analyse d’arborescence de panne pour identifier des causes possibles d’échec de configuration.
- Utilitaire de résolution des problèmes de configuration FPGA
- Analyse de l’arborescence des pannes de configuration
Solution de base de connaissances
Accédez à La base de connaissances, entrez les mots-clés du problème auquel vous êtes confronté pour trouver la solution.
Périphériques de configuration pris en charge par Intel®
Appareils de configuration tiers pris en charge par Intel
Le tableau 3 présente les critères des périphériques de configuration tiers pris en charge par Intel Quartus Convert Programming File Tools et Quartus Programmer version 21.3 Pro Edition et 20.1 Standard Edition.
Tableau 3 - Périphériques de configuration tiers pris en charge par Intel
Intel FPGA |
Fournisseur |
P/N |
Adressage d’octets |
Paramètres d’horloge factice ASx1 ASx4 |
Flash quad-activé permanent? |
Appareils Flash testés et pris en charge par Intel |
|
|---|---|---|---|---|---|---|---|
Intel Agilex |
Micron |
MT25QU128 |
3 octets(1) |
S.O. |
10(4) |
No(6) |
MT25QU128ABA8ESF-0SIT |
MT25QU256 |
MT25QU256ABA8E12-1SIT |
||||||
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
Macronix |
MX25U128(10) |
3 octets(1) |
S.O. |
6(1) |
No(6) |
MX25U12835FMI-100 |
|
MX25U256(10) |
MX25U25645GMI00 |
||||||
MX25U512(10) |
MX25U51245GMI00 |
||||||
MX66U512(10) |
MX66U51235FXDI-10G |
||||||
MX66U1G(10) |
MX66U1G45GXDI00 |
||||||
MX66U2G(10) |
MX66U2G45GXRI00 |
||||||
ISSI |
IS25WP512M |
3 octets(1) |
S.O. |
6(1) |
No(6) |
IS25WP512M-RHLE |
|
Intel Stratix 10 |
Micron |
MT25QU128 |
3 octets(1) |
S.O. |
10(4) |
No(6) |
MT25QU128ABA8ESF-0SIT |
MT25QU256 |
MT25QU256ABA8E12-1SIT |
||||||
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
Macronix |
MX25U128(10) |
3 octets(1) |
S.O. |
6(1) |
No(6) |
MX25U12835FMI-100 |
|
MX25U256(10) |
MX25U25645GMI00 |
||||||
MX25U512(10) |
MX25U51245GMI00 |
||||||
MX66U512(10) |
MX66U51235FXDI-10G |
||||||
MX66U1G(10) |
MX66U1G45GXDI00 |
||||||
MX66U2G(10) |
MX66U2G45GXRI00 |
||||||
Intel Arria 10, Intel Cyclone 10 GX |
Micron |
MT25QU256 |
4octets (4) |
10(4) |
10(4) |
No(6) |
MT25QU256ABA8E12-1SIT |
MT25QU512 |
MT25QU512ABB8ESF-0SIT |
||||||
MT25QU01G |
MT25QU01GBBB8ESF-0SIT |
||||||
MT25QU02G |
MT25QU02GCBB8E12-0SIT |
||||||
Macronix |
MX25U256(3) |
4octets (5) |
10(5) |
10(5) |
Oui(6) |
MX25U25645GXDI54 |
|
MX25U512(3) |
MX25U51245GXDI54 |
||||||
MX66U1G(3) |
MX66U1G45GXDI54 |
||||||
MX66U2G(3) |
MX66U2G45GXRI54 |
||||||
Cyclone V, Arria V, Stratix V |
Micron |
MT25QL128 |
3 octets(1) |
12(4) |
12(4) |
No(6) |
MT25QL128ABA8ESF-0SIT |
MT25QL256 |
4octets (4) |
4(4) |
10(4) |
No(6) |
MT25QL256ABA8ESF-0SIT |
||
MT25QL512 |
MT25QL512ABB8ESF-0SIT |
||||||
MT25QL01G |
MT25QL01GBBB8ESF-0SIT |
||||||
MT25QL02G |
MT25QL02GCBB8E12-0SIT |
||||||
Macronix |
MX25L128 |
3-octet(1)(2) |
8(1) |
6(1) |
No(6) |
MX25L12833FMI-10G |
|
MX25L256 |
MX25L25645GMI-08G |
||||||
MX25L512 |
MX25L51245GMI-08G |
||||||
Cyprès |
S25FL128 |
3-octet(1)(2) |
8(1) |
7(1) |
No(6) |
S25FL128SAGMFI000 |
|
S25FL256 |
S25FL256SAGMFI000 |
||||||
S25FL512 |
S25FL512SAGMFI0I0 |
||||||
Cyclone 10 LP |
Micron |
MT25QL128 |
3-octet(1)(2) |
8(1) |
S.O. |
No(6) |
MT25QL128ABA8ESF-0SIT |
MT25QL256 |
MT25QL256ABA8ESF-0SIT |
||||||
MT25QL512 |
MT25QL512ABB8ESF-0SIT |
||||||
MT25QL01G |
MT25QL01GBBB8ESF-0SIT |
||||||
MT25QL02G |
MT25QL02GCBB8E12-0SIT |
||||||
Macronix |
MX25L128 |
3-octet(1)(2) |
8(1) |
S.O. |
No(6) |
MX25L12833FMI-10G |
|
MX25L256 |
MX25L25645GMI-08G |
||||||
MX25L512 |
MX25L51245GMI-08G |
||||||
Cyprès |
S25FL128 |
3-octet(1)(2) |
8(1) |
S.O. |
No(6) |
S25FL128SAGMFI000 |
|
S25FL256 |
S25FL256SAGMFI000 |
||||||
S25FL512 |
S25FL512SAGMFI0I0 |
||||||
- Utilisation du paramètre par défaut des périphériques de configuration.
- Lors de la mise à niveau du système distant, l’adresse de démarrage des images doit être définie dans les 128 premiers Mo.
- Les appareils Intel Arria 10 et Intel Cyclone 10 GX ne prennent en charge que les appareils de configuration Macronix avec le numéro de pièce MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54, MX66U2G45GXRI54.
- Le programmeur Intel Quartus a défini le registre de configuration non volatile pendant l’opération de programmation. L’utilisateur doit définir le registre manuellement si vous utilisez un programmeur tiers.
- Les périphériques de configuration sont permanents à cette valeur, l’utilisateur n’ont pas les options pour changer ce paramètre.
- Intel Quartus Programmer émet la commande d’activer le mode quad
- Ces périphériques de configuration ne sont pas pris en charge par le noyau IP INTEL FPGA ASMI Parallel I hérité et le noyau IP ASMI Parallel II Intel FPGA. Pour une nouvelle conception, veuillez vous référer au noyau IP Intel FPGA de l’interface Flash série générique.
- AS x 1 - La configuration série active prennent en charge la largeur de données de 1 bit
- AS x 4 - Le schéma de configuration série actif prennent en charge la largeur de données de 4 bits
- Les appareils Intel Stratix 10 et Intel Agilex ne prennent pas en charge les périphériques de configuration Macronix avec le numéro de pièce MX25U25645GXDI54, MX25U51245GXDI54, MX66U1G45GXDI54 et MX66U2G45GXRI54.
Exemples de conception et dessins de référence
Exemples de conception et dessins de référence
Appareils Intel Agilex
- Exemple de conception de noyau IP Intel FPGA du client de boîte aux lettres Agilex (accès flash QSPI et mise à jour du système distant)
- Lecture d’ID de puce à l’aide de l’IP de boîte aux lettres AVST dans Agilex
- Intel Agilex P-tile CvP Exemple de conception pour le mode d’initialisation
Appareils Intel Stratix 10
- Modèle de conception du cœur IP Intel FPGA du client de boîte aux lettres Stratix 10 (accès flash QSPI et mise à jour du système distant)
- Exemple de conception d’initialisation Intel Stratix 10 CvP
- Exemple de conception De CvP Intel Stratix 10 H-Tile
- Intel Stratix 10 H-tile CvP Exemple de conception pour le mode d’initialisation
- Intel Stratix 10 H-tile CvP Exemple de conception pour le mode de mise à jour
- Stratix 10 Serial Flash Mailbox Client Intel FPGA IP Core Exemple de conception
Appareils Intel Arria 10
- Exemples de conceptions CvP pour le kit de développement ARRIA 10 GX FPGA (FPGA Wiki)
- Mise à jour du système distant (RSU) Intel Arria 10 avec interface Avalon-MM (Wiki FPGA)
- Portail de mise à jour de la carte à l’aide de la conception de référence de mémoire flash EPCQ
- Configuration d’Intel Arria 10 via la conception de référence PCIe Init
- Mise à jour du système distant
- Programmeur Flash personnalisable pour Arria 10
Appareils Intel Cyclone 10 GX
- Exemple de conception d’initialisation Intel Cyclone 10 GX CvP
- Mise à jour du système à distance Cyclone 10 GX
Périphériques Intel Cyclone 10 LP
Cours de formation et vidéos
Cours de formation
Titre |
Type |
Désignation des marchandises |
|---|---|---|
En ligne |
Découvrez les schémas de configuration, les solutions, les fonctionnalités et les outils disponibles pour configurer les FPGA Intel et les périphériques de configuration de programmation. |
|
En ligne |
Découvrez la différence entre tous les schémas de configuration qui peuvent être utilisés pour configurer les FPGA Intel. |
|
En ligne |
En savoir plus sur les périphériques de configuration Intel FPGA, les chargeurs flash série et parallèles et les solutions de configuration intégrées |
|
En ligne |
Découvrez les fonctionnalités de configuration uniques disponibles sur les appareils Intel Stratix 10 |
|
Mise à niveau du système distant sur les appareils Intel MAX 10 |
En ligne |
Découvrez comment configurer et effectuer un RSU dans un appareil Intel MAX 10 |
Création d’un chargeur de démarrage de deuxième étage pour les SoC Intel FPGA |
En ligne |
Apprenez le flux et les outils disponibles pour personnaliser et générer rapidement le logiciel de démarrage de la deuxième étape |
En ligne |
Apprenez à générer et à programmer Intel® Arria® 10 FPGA SoC avec une image de démarrage de deuxième étape cryptée et / ou signée |
|
En ligne |
Découvrez les fonctionnalités des familles d’appareils Intel® Arria® 10 et Intel Cyclone 10 GX qui peuvent être utilisées dans la conception de votre propre solution d’atténuation SEU |
|
Atténuation seu dans les appareils Intel FPGA: Marquage de hiérarchie |
En ligne |
Découvrez comment vous pouvez améliorer votre solution de traitement de la sensibilité en complétant la technique d’atténuation des perturbations d’événements uniques (SEU) avec une fonctionnalité appelée marquage de hiérarchie |
Atténuation seu dans les appareils Intel FPGA: Injection de défaut |
En ligne |
En savoir plus sur le noyau IP d’injection de panne et le logiciel de débogueur d’injection de panne pour réduire le taux d’échec dans le temps (FIT) |
En ligne |
Apprenez à utiliser l’interface flash série générique Intel FPGA IP Core pour programmer n’importe quel périphérique flash de type interface périphérique série (SPI) |
|
Vue d’ensemble du matériel SoC : Contrôleurs flash et protocoles d’interface |
En ligne |
En savoir plus sur le sous-système de processeur dur (HPS) trouvé sur les SoC Cyclone V, Arria V et Arria 10. La formation en ligne comprend des informations sur les contrôleurs de stockage non volatils et les différents protocoles d’interface. |
Reconfiguration partielle pour les appareils Intel FPGA : introduction et affectations de projet |
En ligne |
Formation à la reconfiguration partielle partie 1 de 4. Cette partie de la formation vous présente la fonctionnalité PR et le flux de conception général pour une conception PR. Vous en apprendrez également davantage sur les affectations de partition de conception et de région de verrouillage logique, les affectations requises pour la mise en œuvre d’une conception PR et les recommandations sur la façon de planer une conception pour pr. |
En ligne |
Formation à la reconfiguration partielle partie 2 de 4. Cette partie de la formation traite des directives pour la création d’une conception PR, y compris la création d’un sur-ensemble de port et d’une logique de gel. Il traite également des exigences pour un hôte pr, la logique ajoutée à la région statique de la conception ou un périphérique externe pour contrôler des opérations pr. |
|
Reconfiguration partielle pour les périphériques Intel FPGA: IP de l’hôte PR et implémentations |
En ligne |
Formation à la reconfiguration partielle partie 3 de 4. Cette partie de la formation traite de toute l’adresse IP PR incluse dans le logiciel Intel Quartus Prime, y compris l’IP du contrôleur PR, l’IP du contrôleur de région et l’IP Freeze Bridge. Vous verrez également comment utiliser ces adresses IP pour implémenter une conception d’hôte interne ou externe. |
Reconfiguration partielle pour les périphériques Intel FPGA : fichiers de sortie et démonstration |
En ligne |
Formation à la reconfiguration partielle partie 4 de 4. Cette dernière partie de la formation traite de l’ensemble du flux de conception d’un projet de relations publiques. Il examine également les fichiers sortis du flux. Une démonstration d’une conception de relations publiques complète et fonctionnelle à l’aide du kit de développement Intel Arria 10 GX est également incluse. |
Titre |
Désignation des marchandises |
|---|---|
Mise en œuvre d’une conception de reconfiguration partielle dans Qsys pour les FPGA Intel |
Regardez cette vidéo pour savoir comment implémenter la conception de reconfiguration partielle dans Qsys pour les FPGA Intel. |
Regardez cette vidéo pour savoir comment effectuer la fonction de mise à niveau du système distant sur Intel Cyclone 10 LP FPGA |
|
Regardez cette vidéo pour savoir comment configurer votre appareil Intel Arria 10 à l’aide du protocole PCIe. |
|
Regardez cette vidéo pour en savoir plus sur la personnalisation des fichiers JAM pour une carte avec des chaînes JTAG multi-appareils. |
|
Regardez cette vidéo pour en savoir plus sur la personnalisation des fichiers JAM pour une carte avec des chaînes JTAG multi-appareils. |
|
Regardez cette vidéo pour en savoir plus sur les schémas de configuration autres que la configuration JTAG habituelle. De plus, cette vidéo couvre le noyau IP du chargeur flash série (SFL). |
Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.