Intel® FPGA IP cœur JESD204B/JESD204C – Centre d’assistance
Le centre d’assistance de base JESD204B/C Intel® FPGA IP fournit des informations sur la façon de sélectionner, de concevoir et de mettre en œuvre les liens JESD204B/C. Il existe également des directives décrivant comment configurer votre système et déboguer les liens JESD204B/C. Cette page est organisée en catégories qui correspondent au flux de conception d’un système JESD204B/C du début à la fin.
Obtenez des ressources d’assistance pour les périphériques Intel Agilex® 7, Intel® Stratix® 10, Intel Arria® 10 et Intel Cyclone® 10 dans les pages ci-dessous. Pour les autres périphériques, recherchez à partir des liens suivants : archive de la documentation, cours de formation, vidéos et webcasts, exemples de conception et base de connaissances.
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1. Sélection de l’appareil et de l’IP
Quelle Intel® FPGA famille dois-je utiliser ?
Tableau 1 - Performances Intel® FPGA IP cœur jeSD204B
de périphériques | PMA Speed Grade | FPGA Fabric Speed Grade | Data Rate | Link Clock fMAX (MHz) | |
---|---|---|---|---|---|
Activer le PCS dur (Gbit/s) | Activer Soft PCS (Gbit/s) 1 | ||||
® Intel Agilex 7 (vignette F) | 1 | -1 | Non pris en charge | 2.0 à 20.0 | data_rate/40 |
-2 | Non pris en charge | 2.0 à 19.2 | data_rate/40 | ||
2 | -2 | Non pris en charge | 2.0 à 19.2 | data_rate/40 | |
-3 | Non pris en charge | 1.0 à 16.7 | data_rate/40 | ||
3 | -3 | Non pris en charge | 2.0 à 16.7 | data_rate/40 | |
® Intel Agilex 7 (E-Tile) | 2 | -2 | Non pris en charge | 2.0 à 17.4 | data_rate/40 |
3 | -2 | Non pris en charge | 2.0 à 17.4 | data_rate/40 | |
-3 | Non pris en charge | 2.0 à 16.0 | data_rate/40 | ||
Intel® Stratix® 10 (L-Tile et H-Tile) | 1 | 1 | 2.0 à 12.0 | 2.0 à 16.02 | data_rate/40 |
2 | 2.0 à 12.0 | 2.0 à 14.0 | data_rate/40 | ||
2 | 1 | 2.0 à 9.83 | 2.0 à 16.02 | data_rate/40 | |
2 | 2.0 à 9.83 | 2.0 à 14.0 | data_rate/40 | ||
3 | 1 | 2.0 à 9.83 | 2.0 à 16.02 | data_rate/40 | |
2 | 2.0 à 9.83 | 2.0 à 14.0 | data_rate/40 | ||
3 | 2.0 à 9.83 | 2.0 à 13.0 | data_rate/40 | ||
Intel® Stratix® 10 (E-Tile) | 1 | 1 | Non pris en charge | 2.0 à 16.02 | data_rate/40 |
2 | Non pris en charge | 2.0 à 14.0 | data_rate/40 | ||
2 | 1 | Non pris en charge | 2.0 à 16.02 | data_rate/40 | |
2 | Non pris en charge | 2.0 à 14.0 | data_rate/40 | ||
3 | 3 | Non pris en charge | 2.0 à 13.0 | data_rate/40 | |
Intel® Arria® 10 | 1 | 1 | 2.0 à 12.0 | 2.0 à 15.0 2 3 | débit de données/40 |
2 | 1 | 2.0 à 12.0 | 2.0 à 15.0 2 3 | débit de données/40 | |
2 | 2.0 à 9.83 | 2.0 à 15.0 2 3 | débit de données/40 | ||
3 | 1 | 2.0 à 12.0 | 2.0 à 14.2 2 4 | débit de données/40 | |
2 | 2.0 à 9.83 | 2.0 à 14.2 2 5 | débit de données/40 | ||
4 | 3 | 2.0 à 8.83 | 2.0 à 12.56 | débit de données/40 | |
Intel® Cyclone® 10 GX | <L’Ux de vitesse prise en charge> | <L’Ux de vitesse prise en charge> | 2.0 à 6.25 | 2.0 à 6.25 | débit de données/40 |
Tableau 2 - Performances Intel® FPGA IP cœur du JESD204C
de périphériques | PMA Speed Grade | FPGA Fabric Speed Grade | Data Rate | Link Clock fMAX (MHz) | |
---|---|---|---|---|---|
Activer le PCS dur (Gbit/s) | Activer soft PCS (Gbit/s) | ||||
® Intel Agilex 7 (vignette F) | 1 | -1 | Non pris en charge | 5 à 32.44032 | data_rate/40 |
-2 | Non pris en charge | 5 à 32.44032* | data_rate/40 | ||
2 | -1 | Non pris en charge | 5 à 28.8948* | data_rate/40 | |
-2 | Non pris en charge | 5 à 28.8948* | data_rate/40 | ||
-3 | Non pris en charge | 5 à 24.33024 | data_rate/40 | ||
3 | -3 | Non pris en charge | 5 à 17,4 | data_rate/40 | |
® Intel Agilex 7 (E-Tile) | 1 | -1 | Non pris en charge | 5 à 28,9 | data_rate/40 |
2 | -2 | Non pris en charge | 5 à 28,3 | data_rate/40 | |
-3 | Non pris en charge | 5 à 25,6 | data_rate/40 | ||
3 | -2 | Non pris en charge | 5 à 17,4 | data_rate/40 | |
-3 | Non pris en charge | 5 à 17,4 | data_rate/40 | ||
Intel® Stratix® 10 (E-Tile) | 1 | -1 | Non pris en charge | 5 à 28,9 | data_rate/40 |
-2 | Non pris en charge | 5 à 25,6 | data_rate/40 | ||
2 | -1 | Non pris en charge | 5 à 28,3 | data_rate/40 | |
-2 | Non pris en charge | 5 à 25,6 | data_rate/40 | ||
3 | -1 | Non pris en charge | 5 à 17,4 | data_rate/40 | |
-2 | Non pris en charge | 5 à 17,4 | data_rate/40 | ||
-3 | Non pris en charge | 5 à 17,4 | data_rate/40 |
1. Sélectionnez Activer Soft PCS pour atteindre le débit de données maximal. Pour le cœur IP TX, l’activation des PCS logiciels entraîne une augmentation supplémentaire de 3 à 8 % de l’utilisation des ressources. Pour le cœur IP RX, l’activation des PCS logiciels entraîne une augmentation supplémentaire de 10 à 20 % de l’utilisation des ressources.
2. Reportez-vous à la fiche technique des Intel Arria 10 et Intel Stratix 10 pour connaître le débit de données maximal pris en charge par les niveaux de vitesse de l’émetteur-récepteur et les conditions de fonctionnement du bloc d’alimentation de l’émetteur-récepteur.
3. Lorsque vous utilisez le mode PCS soft à 15,0 Gbit/s, la marge de synchronisation est très limitée. Nous vous recommandons d’activer un effort de montage élevé, le doublement du registre et la resynchronisation du registre pour améliorer les performances de synchronisation.
4. Pour les appareils Intel Arria 10 GX 160, SX 160, GX 220 et SX 220, le taux de données pris en charge est de 12,288 Gbit/s.
5. Pour les appareils Intel Arria 10 GX 160, SX 160, GX 220 et SX 220, le taux de données pris en charge est de 11,0 Gbit/s.
6. Pour les appareils Intel Arria 10 GX 160, SX 160, GX 220 et SX 220, le taux de données pris en charge est de 10,0 Gbit/s.
2. Flux de conception et intégration IP
Où puis-je trouver des informations sur l’intégration IP ?
® appareils Intel Agilex 7
- AN 901 : implémentation de la conception de double liaison analogique-numérique avec Intel Agilex® 7 FPGA E-Tile JESD204C RX IP
- AN 967 : synchronisation de plusieurs périphériques dans le système de batterie de phase numériques
appareils Intel® Stratix® 10
- AN804 : mise en œuvre de modèles ADC multi-liens synchronisés avec Intel Stratix cœur IP RX 10 JESD204B
- AN804 : mettre en œuvre des conceptions multi-liens ADC nonynchronisées avec Intel Stratix 10 JESD204B RX Core IP
® appareils Intel Arria 10
- AN803 : mise en œuvre de conceptions ADC multi-liens synchronisées avec Intel Arria cœur IP RX 10 JESD204B
- AN803 : mettre en œuvre des conceptions multi-liens ADC nonynchronisées avec Intel Arria 10 JESD204B RX IP Core
- AN 814 : Intel Arria conception de référence de la synchronisation multi-périphériques des cœurs IP JESD204B (Duplex) 10 x8 voies
3. Conception de cartes et gestion de l’alimentation
Consignes de connexion des broches
® appareils Intel Agilex 7
appareils Intel® Stratix® 10
Appareils Intel® Arria® 10
appareils Intel® Cyclone® 10
Examen schématique
® appareils Intel Agilex 7
appareils Intel Stratix 10
Appareils Intel Cyclone 10
appareils Intel Arria 10
Directives de conception des cartes
- ® Directives de conception de l’intégrité des signaux d’interface série à haut débit de la famille de périphériques Intel Agilex 7
- AN 886 : Intel Agilex® 7 Directives de conception de périphériques
- AN 766 : Intel® Stratix® 10 appareils, directives de conception de l’interface de signal haut débit
- AN 613 : considérations de conception de la pile de carte de circuits imprimés pour Intel FPGAs
- AN 114 : Directives de conception de cartes mères pour les packages de périphériques programmables Intel®
- Solutions pour les directives de conception de cartes
- Test de topographie de la carte
Gestion de l’alimentation
- Guide de l’utilisateur® de la Intel Agilex 7
- AN 910 : Intel Agilex® 7 directives de conception du réseau de distribution d’énergie
- Estimateur de puissance précoce (EPE) et analyseur de puissance
- AN 750 : utilisez l’outil PDN Intel® FPGA pour optimiser la conception de votre réseau de distribution d’énergie
- Guide de l’utilisateur de l’outil PDN (Power Deliver Network) 2.0 spécifique à l’appareil
Gestion de l’alimentation thermique
® appareils Intel Agilex 7
appareils Intel® Stratix® 10
Séquençage de l’alimentation
® périphériques Intel Agilex 7, Intel® Stratix® 10, Intel® Cyclone® 10 et Intel® Arria® 10
4. Interopérabilité et tests de normes
Rapports de caisse du matériel JESD204B Intel FPGA IP
® appareils Intel Agilex 7
- AN 976 : rapport d’interopérabilité du DAC JESD204C Intel® FPGA IP et ADI AD9081 MxFE* pour Intel Agilex® 7 périphériques F-Tile
- AN 876 : rapport d’interopérabilité de l’ADC JESD204C Intel® FPGA IP et ADI AD9081 MxFE* pour les dispositifs Intel® Agilex™ F-Tile
- AN 960 : rapport d’interopérabilité de l’ADC JESD204C Intel® FPGA IP et ADI AD9081 MxFE* pour Intel Agilex® 7 appareils E-Tile
appareils Intel® Stratix® 10
JESD204B
- AN 905 : rapport d’interopérabilité de l’Intel® FPGA IP JESD204B et de l’ADI AD9213 pour Intel Stratix® 10 périphériques
- AN 915 : rapport d’interopérabilité de l’Intel® FPGA IP JESD204B et de l’ADI AD9208 pour Intel Stratix® 10 périphériques E-Tile
- AN 890 : rapport d’interopérabilité des Intel® FPGA IP JESD204B et ADI AD9174 pour Intel Stratix® 10 périphériques L-Tile
- AN 823 : Intel FPGA rapport de vérification matérielle du cœur IP JESD204B et de l’ADI AD9625 pour Intel Stratix 10 périphériques
- AN 832 : Intel FPGA cœur IP JESD204B et la caisse du matériel ADI AD9208 pour Intel Stratix 10 périphériques
- AN 833 : Intel® Stratix conception de référence de l’interopérabilité 10® GX 16 voies RX JESD204B-ADC12DJ3200
JESD204C
- AN 909 : rapport d’interopérabilité des Intel® FPGA IP JESD204C et TI ADC12DJ5200RF pour Intel® Stratix® 10 appareils
- AN 916 : rapport d’interopérabilité des Intel® FPGA IP JESD204C et ADI AD9081/AD9082 MxFE* pour Intel® Stratix® 10 appareils E-Tile
- AN 927 : rapport d’interopérabilité de l’ADC JESD204C Intel® FPGA IP et ADI AD9081 MxFE* pour Intel® Stratix® 10 appareils E-Tile
- AN 949 : rapport d’interopérabilité du DAC JESD204C Intel® FPGA IP et ADI AD9081 MxFE* pour Intel® Stratix® 10 périphériques E-Tile
Appareils Intel® Arria® 10
- AN 710 : Intel FPGA fonction MegaCore JESD204B et la caisse matérielle ADI AD9680
- AN 712 : Intel FPGA fonction MegaCore JESD204B et la caisse matérielle ADI AD9625
- AN 749 : Intel FPGA cœur IP JESD204B et la caisse matérielle ADI AD9144
- AN 753 : Intel FPGA cœur IP JESD204B et la caisse matérielle ADI AD6676
- AN 779 : Intel FPGA cœur IP JESD204B et la caisse matérielle ADI AD9691
- AN 785 : Intel FPGA cœur IP JESD204B et la caisse matérielle ADI AD9162
- AN 792 : Intel FPGA cœur IP JESD204B et la caisse matérielle ADI AD9371
- AN 810 : Intel FPGA cœur IP JESD204B et la caisse matérielle ADI AD9208
5. Exemples de conception et conceptions de référence
Tableau -3 : ressources JESD204B/C consolidées
6. Cours et vidéos de formation
Intel® FPGA Technical Training
Titre de la vidéo |
Description |
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Ce cours en ligne fournit une vue d’ensemble du cœur Intel FPGA IP JESD204B. Pour mieux comprendre tous les termes et concepts utilisés dans le cours, nous commençons par une discussion sur les parties pertinentes de la spécification de l’interface JESD204B, puis par une présentation de certaines des caractéristiques importantes du cœur Intel FPGA IP JESD204B. Enfin, un flux de données du système est utilisé pour décrire les détails fonctionnels du cœur. |
Vidéos rapides Intel® FPGA
Titre de la vidéo |
Description |
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Vidéo de démonstration Intel® Agilex™ 7 FPGA F-Tile JESD204C | Les normes JESD204B/C ont été prises en charge sur plusieurs générations de FPGAs Intel®. Regardez cette démo décrivant le fonctionnement de JESD204C sur un Intel® Agilex™ 7 FPGA. |
Découvrez l’interopérabilité du cœur Intel FPGA IP JESD204B sur le Intel® Arria® 10 FPGA avec le convertisseur AD9144 d’Analog Devices Inc. (ADI). |
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Comment interopérer l’ADI AD9680 avec Intel® FPGA cœur IP JESD204B sur Stratix® FPGA V |
Obtenez un guide étape par étape sur la façon de configurer le matériel, de configurer le convertisseur analogique-numérique et de configurer le cœur de Intel FPGA IP JESD204B. |
Comment interopérer l’ADI AD9680 avec Intel® FPGA IP JESD204B sur Stratix V |
Obtenez un guide étape par étape sur la façon de configurer le matériel, de configurer le convertisseur analogique-numérique et de configurer le cœur de Intel FPGA IP JESD204B. |
Comment interopérer TI DAC37J84 avec Intel® FPGA JESD204B MegaCore sur Stratix V FPGA |
Découvrez l’interopérabilité du cœur Intel FPGA IP JESD204B sur le Stratix® V FPGA avec le convertisseur DAC37J84 de l’Texas. |
Découvrez la norme JESD204B et la solution Intel FPGA IP JESD204B. Découvrez comment créer facilement un exemple de conception qui fonctionne sur du matériel. |
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Découvrez l’interopérabilité du cœur Intel FPGA IP JESD204B sur le Arria V FPGA avec le convertisseur DAC37J84 de l’Texas. |
7. Débogage
Guides de l’utilisateur
- Guide de l’utilisateur du Intel® FPGA IP JESD204B - Chapitre 6 : Directives de débogage des cœurs IP JESD204B
- AN 871 : Guide rapide des Intel® Arria® 10 et Intel® Cyclone® 10 GX pour l’émetteur-récepteur High-Speed Link Tuning
- Guide de l’utilisateur de l’agent de liaison Ethernet À la recherche d’Intel® Stratix® de 10 périphériques
Notes de version sur le cœur de la propriété intellectuelle (PI)
Ressources supplémentaires
® appareils Intel Agilex 7, Intel® Stratix® 10, Intel® Arria® 10 et Intel® Cyclone® 10
- Guide de l’utilisateur de l’émetteur-récepteur E-Tile PHY
- Guide de l’utilisateur de l’émetteur-récepteur Intel® Arria® 10 PHY
- Guide de l’utilisateur de l’émetteur-récepteur L et H-Tile PHY
- Guide de l’utilisateur de l’émetteur-récepteur Intel Cyclone 10 GX PHY
- Guide de l’utilisateur IP de l’architecture et PMA et FEC Direct PHY en F-tile
Solution de base de connaissances
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