PCI Express* IP – Centre d’assistance
Bienvenue au centre de support IP PCI Express (PCIe)!
Vous trouverez ici des informations sur la sélection, la conception et la mise en œuvre de liens PCIe. Il existe également des directives sur la façon de faire apparaître votre système et de déboguer les liens PCIe. Cette page est organisée en catégories qui s’alignent sur un flux de conception de système PCIe du début à la fin.
Profitez de votre voyage!
Obtenez des ressources d’assistance pour les appareils Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 et Intel® Cyclone® 10 dans les pages ci-dessous. Pour les autres appareils, effectuez une recherche à partir des liens suivants: Archives de documentation, Cours de formation, Vidéos et webémissions, Exemples de conception, Base de connaissances.
1. Sélection de l’appareil
Intel® famille d’appareils FPGA
Reportez-vous aux tableaux 1 et 2 pour comprendre la prise en charge des PCIe pour les FPGA Intel. Comparez entre les appareils pour sélectionner le bon appareil pour la mise en œuvre de votre système PCIe.
2. Guides de l’utilisateur et conceptions de référence
Guides de l’utilisateur
Appareil Intel Agilex, Intel Stratix 10, Intel Arria 10 et Intel Cyclone 10 pour PCIe
Les solutions PCIe IP englobent la pile de protocoles renforcés PCIe de pointe d’Intel qui comprend les couches de transaction et de liaison de données; et la couche physique durcie, qui comprend à la fois la fixation du milieu physique (PMA) et la sous-couche de codage physique (PCS). L’IP PCIe d’Intel comprend également des blocs optionnels, tels que les moteurs d’accès direct à la mémoire (DMA) et la virtualisation d’E/S racine unique (SR-IOV). Pour plus d’informations, reportez-vous aux guides d’utilisation suivants :
Guides de l’utilisateur IP
Appareils Intel Agilex
Guides de l’utilisateur IP F-Tile
Guides de l’utilisateur IP R-Tile
Guides de l’utilisateur IP P-Tile
- Intel® Guide de l’utilisateur de FPGA P-Tile Avalon Streaming IP pour PCI Express
- Intel FPGA P-Tile Avalon Mémoire mappée (Avalon-MM) Ip pour PCI Express Guide de l’utilisateur
- Guide de l’utilisateur DMA multicanal pour PCI Express IP
Appareils Intel Stratix 10
Guides de l’utilisateur P-Tile
- Guide de l’utilisateur d’Intel FPGA P-Tile Avalon-ST Hard IP for PCI Express
- Intel FPGA P-Tile Avalon Memory Mapped IP for PCI Express Guide de l’utilisateur
- Guide de l’utilisateur DMA multicanal pour PCI Express IP
Guides de l’utilisateur de H-Tile/L-Tile
- Guide de l’utilisateur DMA multicanal pour PCI Express IP
- Avalon Memory Mapped (Avalon-MM) Intel Stratix 10 Hard IP+ for PCI Express Solutions Guide de l’utilisateur
- Intel Stratix 10 H-Tile/L-Tile Avalon Memory Mapped (AvalonMM) Hard IP for PCI Express Guide de l’utilisateur
- Intel Stratix 10 Avalon Streaming (Avalon-ST) et interface de virtualisation d’E/S racine unique (SR-IOV) pour les solutions PCI Express Guide de l’utilisateur
- Guide de l’utilisateur de la configuration Intel Stratix 10 via protocole (CvP)
Guides de l’utilisateur des appareils Intel Arria 10 et Intel Cyclone 10
- Intel Arria 10 et Intel Cyclone 10 GX Avalon Mémoire cartographiée (Avalon-MM) Guide de l’utilisateur pour PCI Express
- Intel Arria 10 ou Intel Cyclone 10 GX Avalon Mémoire mappée (Avalon-MM) Interface DMA pour les solutions PCI Express Guide de l’utilisateur
- Guide de l’utilisateur de l’interface Intel Arria 10 et Intel Cyclone 10 GX Avalon-ST pour PCI Express
- Intel Arria 10 Avalon Streaming (Avalon-ST) Interface avec SR-IOV PCIe Solutions Guide de l’utilisateur
- Intel® Quartus® Guide de l’utilisateur Prime Pro Edition Reconfiguration partielle
- Guide de l’utilisateur d’Intel Arria 10 CvP Initialisation et reconfiguration partielle sur PCI Express
Guide de l’utilisateur de l’exemple de conception
Appareils Intel Agilex
Guides de l’utilisateur de l’exemple de conception F-Tile
Guides de l’utilisateur de l’exemple de conception R-Tile
Guide de l’utilisateur de l’exemple de conception de P-Tile
- Intel FPGA P-Tile Avalon Streaming (Avalon-ST) IP pour PCI Express Exemple de guide de conception Guide de l’utilisateur
- Intel FPGA P-Tile Avalon Mémoire mappée (Avalon-MM) IP pour PCI Express Exemple de conception
- Guide de l’utilisateur de l’exemple DMA multicanal pour PCI Express IP Design
Appareils Intel Stratix 10
Guide de l’utilisateur de l’exemple de conception de P-Tile
- Intel FPGA P-Tile Avalon Streaming (Avalon-ST) IP pour PCI Express Exemple de guide de conception Guide de l’utilisateur
- Intel FPGA P-Tile Avalon Mémoire mappée (Avalon-MM) IP pour PCI Express Exemple de conception
- Guide de l’utilisateur de l’exemple DMA multicanal pour PCI Express IP Design
Guides de l’utilisateur de l’exemple de conception L/H-Tile
- Guide de l’utilisateur de l’exemple DMA multicanal pour PCI Express IP Design
- Intel Stratix 10 Avalon Streaming (Avalon-ST) IP pour PCIe Exemple de guide de l’utilisateur Guide de l’utilisateur
- Intel Stratix 10 Avalon -MM Hard IP for PCIe Design Exemple Guide de l’utilisateur
Appareils Intel Arria 10 et Intel Cyclone 10
- Intel Arria 10 et Intel Cyclone 10 Avalon-ST Hard IP pour PCIe Exemple de guide de l’utilisateur Guide de l’utilisateur
- Intel Arria 10 et Intel Cyclone 10 Avalon-MM Interface pour PCIe Exemple de guide de l’utilisateur Guide de l’utilisateur
Notes de mise à jour IP
Appareils Intel Agilex
- Notes de mise à jour de P-Tile IP pour PCI Express IP Core
- Notes de mise à jour DMA multicanal pour PCI Express IP
Appareils Intel Stratix 10
- Notes de mise à jour de L/H-Tile Hard IP for PCI Express IP Core
- Notes de mise à jour de P-Tile IP pour PCI Express IP Core
- Notes de mise à jour DMA multicanal pour PCI Express IP
Appareils Intel Arria 10 et Intel Cyclone 10
Interface PHY pour PCI Express (PIPE) à l’aide du noyau IP PHY natif de l’émetteur-récepteur Intel
Vous pouvez également implémenter uniquement la couche physique de PCIe à l’aide du noyau IP PHY natif de l’émetteur-récepteur et l’assembler avec les couches de protocole restantes implémentées en tant que logique douce dans l’infrastructure FPGA. Cette logique douce peut être votre propre conception ou une adresse IP tierce.
Pour en savoir plus sur le cœur IP natif PHY de l’émetteur-récepteur, consultez le chapitre PIPE des guides d’utilisation suivants :
Appareils Intel Stratix 10
Appareils Intel Arria 10
Appareils Intel Cyclone 10
Conceptions de référence
Appareils Intel Stratix 10
- Gen3x16 Avalon-MM DMA avec conception de référence de mémoire interne (AN 881)
- Gen3x16 Avalon-MM DMA avec mémoire externe (DDR4) Conception de référence (AN 881)
- Gen3x16 Avalon-MM DMA avec conception de référence HBM2 (AN 881)
- Gen3x16 Utilisation de l’Avery BFM pour la simulation (AN 811)
- Gen3x8 Avalon-MM DMA avec mémoire interne (Wiki)
- Gen3x8 Avalon -MM DMA avec mémoire externe DDR3/DDR4 (AN 829)
- Gen3x8 Avalon-MM DMA pour Legacy Quartus® Version (AN 690)
- Gen3x8 Reconfiguration partielle sur PCI Express Reference Design (AN 819)
Appareils Intel Arria 10
- Gen3x8 Avalon-MM DMA avec mémoire DDR3 externe (AN 708)
- Gen3x8 Avalon-MM DMA Reference Design avec mémoire interne (AN 690)
- Comment exécuter Avalon-MM DMA Design Part1 (vidéo)
- Comment exécuter Avalon-MM DMA Design Part2 (vidéo)
- Reconfiguration partielle du matériel SoC
- Tutoriel de reconfiguration partielle de mise à jour statique - Périphérique Intel Arria 10 GX uniquement (AN 817)
- Reconfiguration partielle hiérarchique sur PCIe (AN 813)
- Tutoriel de reconfiguration partielle hiérarchique - Périphérique Intel Arria 10 GX uniquement (AN 806)
- Reconfiguration partielle d’une conception - Périphérique Intel Arria 10 GX uniquement (AN 797)
- Reconfiguration partielle sur PCIe (AN 784)
- Upto Gen2x8 PCIe Root Port avec MSI
Appareils Intel Cyclone 10
Appareils hérités Intel
3. Intégration ip
Référez-vous à la section de mise en route et à la section de disposition physique de l’IP dur de votre guide d’utilisateur principal IP choisi. Vous pouvez également consulter les documents suivants pour plus de détails :
Appareils Intel Stratix 10
- Comment implémenter PCI Express (PIPE) dans la section Émetteurs-récepteurs FPGA Intel Stratix 10 du Guide de l’utilisateur de l’émetteur-récepteur Intel Stratix L- et H-Tile PHY
- AN 778 : Remarque sur l’application d’utilisation de l’émetteur-récepteur Intel Stratix 10
Appareils Intel Arria 10
Appareils Intel Cyclone 10
Vidéos
Titre |
Désignation des marchandises |
|---|---|
Configuration de l’appareil Intel Arria 10 via protocole (CvP) |
Découvrez comment configurer votre appareil Intel Arria 10 à l’aide du protocole PCIe. |
PCIe Avalon-MM Master DMA Reference Design dans l’appareil Intel Arria 10 (Partie 1) |
Découvrez comment configurer le matériel de conception de référence DMA MAPPÉ PAR MÉMOIRE PCIe Avalon (Avalon-MM) dans les appareils Intel Arria 10 pour les systèmes d’exploitation Linux et Windows à partir de cette vidéo de la partie 1. |
PCIe Avalon-MM Master DMA Reference Design dans l’appareil Intel Arria 10 (Partie 2) |
Découvrez comment configurer le matériel de conception de référence DMA maître mappé de la mémoire PCIe Avalon dans les appareils Intel Arria 10 pour les systèmes d’exploitation Linux et Windows à partir de cette vidéo de la partie 2. |
5. Déboguer
Notes de mise à jour de base sur la propriété intellectuelle (PI)
Appareils Intel Agilex
- Notes de mise à jour de P-Tile IP pour PCI Express IP Core
- Notes de mise à jour DMA multicanal pour PCI Express IP
Appareils Intel Stratix 10
- Notes de mise à jour d’Intel Stratix 10 DMA multicanal pour PCI Express IP
- Notes de mise à jour de L/H-Tile Hard IP for PCI Express IP Core
- Notes de mise à jour de P-Tile IP pour PCI Express IP Core
Appareils Intel Arria 10 et Intel Cyclone 10
Lignes directrices sur le placement des ressources de la FPGA
6. Ressources supplémentaires
Migration vers des appareils Intel Stratix 10
Liste des intégrateurs PCIe-SIG
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