Intel® Quartus® Prime Design Software - Centre de support
Bienvenue au centre de support logiciel Intel® Quartus® Prime Design.
La suite logicielle Intel® Quartus® Prime Design englobe tous les outils de conception logicielle nécessaires pour faire passer votre Intel® FPGA du concept à la production. Les sujets de cette page Web vous guideront à travers toutes les fonctionnalités du logiciel Intel® Quartus® Prime. Sélectionnez votre zone d’intérêt et accédez aux ressources spécifiques dont vous avez besoin dans le flux de conception Intel® Quartus® Prime.
Mise en route
Vue d’ensemble
Le logiciel Intel® Quartus® Prime comprend tous les outils logiciels dont vous avez besoin pour définir, simuler, implémenter et déboguer votre conception FPGA. Pour commencer, cliquez sur les boutons ci-dessous pour télécharger et concéder sous licence le logiciel, et pour obtenir des conseils de démarrage rapide. Ensuite, passez en revue certains des documents de formation proposés pour le logiciel Intel® Quartus® Prime - des courts tutoriels en ligne aux cours d’une journée complets dirigés par un instructeur.
Quelle est la différence entre Standard et Pro Edition?
1. Téléchargez le logiciel Intel® Quartus® Prime
2. Obtenez une licence pour exécuter le logiciel Intel® Quartus® Prime
3. Voir le guide de démarrage rapide
Dans la section « Mise en route », nous énumérons les ressources de base pour vous permettre de démarrer, y compris les guides de démarrage rapide, un lien vers la documentation de base et un lien vers les cours de formation en ligne et dirigés par un instructeur qui sont disponibles.
Mise en route
- Intel® Quartus® Guide de démarrage rapide du logiciel Prime ›
- Un bref guide sur la façon de configurer un projet, de compiler, d’effectuer une analyse de synchronisation et de programmer un appareil FPGA.
- Lisez-moi d’abord! (ORMF1000) ›
- Un cours en ligne gratuit de 47 minutes. Ce cours est un point de départ pour comprendre et utiliser rapidement les produits, les garanties et les ressources Intel® FPGA.
Guides de l’utilisateur
Guides de l’utilisateur du logiciel Intel® Quartus® Prime
Guides de l’utilisateur Intel® Quartus® Prime Pro Edition :
- Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Mise en route ›
- Intel Quartus Prime Pro Edition Guide de l’utilisateur: Concepteur de plate-forme ›
- Intel Quartus Prime Pro Edition Guide de l’utilisateur: Recommandations de conception ›
- Intel Quartus Prime Pro Edition Guide de l’utilisateur: Compilateur ›
- Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Optimisation de la conception ›
- Intel Quartus Prime Pro Edition Guide de l’utilisateur: Programmeur ›
- Guide de l’utilisateur d’Intel Quartus Prime Pro Edition: Conception basée sur des blocs ›
- Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Reconfiguration partielle ›
- Intel Quartus Prime Pro Edition Guide de l’utilisateur: Simulation tierce ›
- Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Synthèse par des tiers ›
- Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Outils de débogage ›
- Intel Quartus Prime Pro Edition Guide de l’utilisateur: Analyseur de synchronisation ›
- Intel Quartus Prime Pro Edition Guide de l’utilisateur: Analyse et optimisation de la puissance ›
- Guide de l’utilisateur d’Intel Quartus Prime Pro Edition : Contraintes de conception ›
- Intel Quartus Prime Pro Edition Guide de l’utilisateur: Outils de conception de PCB ›
- Intel Quartus Prime Pro Edition Guide de l’utilisateur: Script ›
Guides de l’utilisateur Intel® Quartus® Prime Standard Edition :
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Mise en route ›
- Intel Quartus Prime Standard Edition Guide de l’utilisateur: Concepteur de plate-forme ›
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Recommandations de conception ›
- Intel Quartus Prime Standard Edition Guide de l’utilisateur: Compilateur ›
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Optimisation de la conception ›
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Programmeur ›
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Reconfiguration partielle ›
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Simulation tierce ›
- Intel Quartus Prime Standard Edition Guide de l’utilisateur: Outils de débogage ›
- Intel Quartus Prime Standard Edition Guide de l’utilisateur: Synthèse tierce ›
- Intel Quartus Prime Standard Edition Guide de l’utilisateur: Analyseur de synchronisation ›
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Analyse et optimisation de l’alimentation ›
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Contraintes de conception ›
- Intel Quartus Prime Standard Edition Guide de l’utilisateur: Outils de conception de PCB ›
- Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Script &
Intel® Quartus® Prime Software Training
Intel propose plusieurs types de formation, à la fois en ligne et en personne pour vous aider à vous mettre rapidement au courant du flux de conception Intel® Quartus® Prime. Voici quelques cours de formation suggérés pour vous permettre de commencer.
Intel® Quartus® Prime Software Training
| Type de nom du cours | Durée Numéro | de cours | |
|---|---|---|---|
| Utilisation du logiciel Quartus® Prime: une introduction | En ligne | 81 minutes | ODSW1100 |
| The Quartus® Prime Software: Foundation (Standard Edition) | En ligne | 8 heures | ODSW1110 |
| The Quartus® Prime Software: Foundation (Pro Edition) | En ligne | 8 heures | ODSW1110PRO |
| Intel® Quartus® Prime Software: Pro Edition Fonctionnalités pour les conceptions haut de gamme | Cours dirigé par un instructeur / virtuel | 8 heures | L’IPRO |
| Le logiciel Intel® Quartus® Prime: Foundation | Cours dirigé par un instructeur / virtuel | 8 heures | IDSW110 |
Beaucoup d’autres cours de formation sont disponibles. Pour un catalogue complet, consultez la page De formation Intel® FPGA.
1. Planification des E/S
Vue d’ensemble de la planification des E/S
La planification des E/S est effectuée à un stade précoce de la conception FPGA pour assurer un placement réussi dans votre appareil cible tout en respectant les contraintes de broche et de synchronisation dédiées. Le logiciel Intel® Quartus® Prime Pro Edition offre deux outils pour gérer le processus complexe consistant à répondre aux nombreuses contraintes du placement des E/S.
| Tâche | de planification des E/S d’outils | Commentaccéder |
|---|---|---|
| Planificateur d’interface | Planifier les interfaces et la périphérie de l’appareil | Outils > Planificateur d’interface |
| Planificateur de broches | Modifier, valider ou exporter des affectations de broches | Affectations > planificateur de broches |
Interface Planner gère la complexité de l’intégration de plusieurs modules avec des exigences matérielles pour les affectations de broches (par exemple, PCI Express *, DDR et cœurs de propriété intellectuelle (IP) de boucle à verrouillage de phase (PLL)). Le planificateur d’interface interagit dynamiquement avec l’Intel® Quartus® Prime Fitter pour vérifier la légalité du placement pendant que vous planifiez. Vous pouvez évaluer différents plans d’étage à l’aide de rapports interactifs pour planifier avec précision la meilleure mise en œuvre.
Pin Planner est un outil d’affectation de broches de bas niveau. Utilisez-le pour placer manuellement les broches d’E/S et pour spécifier le taux de slew et la force d’entraînement.
Planification des E/S - Documentation et formation
Planification des E/S - Documentation de l’outil logiciel
- Gestion des broches d’E/S de périphériques chapitre dans une section du Guide de l’utilisateur Intel® Quartus® Prime Pro Edition ›
- Chapitre planification d’interface dans une section du Guide de l’utilisateur Intel® Quartus® Prime Pro Edition ›
Planification des E/S - Documentation de l’appareil
- Fichiers pin-out pour les appareils Intel® FPGA ›
- Directives de connexion de broche - par famille d’appareil ›
Planification des E/S - Cours de formation
| Type de cours | Durée | du cours Numérode cours | |
|---|---|---|---|
| Conception de système d’E/S rapide et facile avec BluePrint | Gratuit, en ligne | 40 minutes | OBLUEINTRO |
Planification des E/S - Autres ressources
La planification des E/S implique de nombreuses considérations, en particulier lorsque des E/S à grande vitesse ou des protocoles spécifiques sont impliqués. Pour plus d’informations sur la gestion des E/S et le soutien au développement du conseil d’administration, visitez la page Web gestion des E/S, soutien au développement du conseil d’administration et centre de ressources pour l’analyse de l’intégrité des signaux.
2. Entrée de conception
Entrée de conception - Vue d’ensemble
Vous pouvez exprimer votre conception à l’aide de plusieurs méthodes d’entrée de conception:
- Utilisation d’un langage de description du matériel (HDL)
- Verilog
- SystemVerilog
- VHDL
- Platform Designer, un outil d’entrée graphique pour connecter des modules complexes de manière structurée
- Autres méthodes d’entrée de haut niveau
- Synthèse de haut niveau (HLS) utilisant C ++ pour exprimer des modules complexes
- OpenCL™ utilise C++ pour implémenter des algorithmes de calcul sur des plates-formes hétérogènes
Propriété intellectuelle
En plus de la saisie directe de la conception, les FPGA Intel® prennent en charge un large portefeuille de propriété intellectuelle (PI) conçu spécifiquement pour être utilisé dans les FPGA Intel®.
Apprentissage d’un langage de description du matériel (HDL)
Intel propose plusieurs cours de formation HDL, des aperçus en ligne gratuits aux cours d’une journée complets dirigés par un instructeur.
| Type de cours | Durée | du cours Numérode cours | |
|---|---|---|---|
| Introduction à Verilog HDL | 8 heures | Dirigé par un instructeur | IHDL120 |
| Introduction à VHDL | 8 heures | Dirigé par un instructeur | IHDL110 |
| Notions de base de Verilog HDL | 50 minutes | En ligne, gratuit | OHDL1120 |
| Notions de base de VHDL | 92 minutes | En ligne, gratuit | OHDL1110 |
| Techniques avancées de conception de HDL Verilog | 8 heures | Dirigé par un instructeur | IHDL230 |
| Techniques avancées de conception VHDL | 8 heures | Dirigé par un instructeur | IHDL240 |
| SystemVerilog avec le logiciel Quartus® II | 38 minutes | En ligne, gratuit | OHDL1125 |
Utilisation de modèles HDL
Le logiciel Intel® Quartus® Prime propose plusieurs modèles pour les éléments logiques couramment utilisés tels que les registres, les affectations de signaux sélectionnées, les affectations de signaux simultanées et les appels de sous-programme. Les modèles sont disponibles dans Verilog, SystemVerilog et VHDL.
Si vous n’êtes pas sûr de la meilleure façon d’écrire une fonction spécifique pour vous assurer qu’elle sera implémentée correctement, vous devez vous référer à ces modèles. Le système de modèles est décrit en détail dans la section Insertion d’un code HDL à partir d’un modèle fourni du Guide de l’utilisateur des recommandations de conception.
Style de codage HDL recommandé
Les styles de codage HDL ont un effet significatif sur la qualité des résultats pour les conceptions logiques. Les outils de synthèse optimiseront la conception, mais pour obtenir des résultats précis, vous devez coder dans un style, qui sera facilement reconnu par l’outil de synthèse comme des constructions logiques spécifiques.
En outre, il existe de bonnes pratiques de conception, qui devraient être suivies pour la conception logique numérique générale et pour les appareils basés sur LAB en particulier. La gestion des méthodologies de réinitialisation logique, les retards de pipeline et la génération de signaux synchrones appropriés sont quelques exemples de bonnes pratiques de conception numérique. Certaines ressources pour apprendre de bonnes pratiques de codage HDL sont énumérées ci-dessous.
Ressources pour de bonnes directives de style de codage HDL
| Description | de la ressource|
|---|---|
| Bonnes pratiques de conception à grande vitesse (ODSWTC01) | Formation en ligne gratuite |
| Styles de codage HDL recommandés | Une section du guide de l’utilisateur Intel® Quartus® Prime Pro Edition |
| Pratiques de conception recommandées | Une section du guide de l’utilisateur Intel® Quartus® Prime Pro Edition |
| Livre de cuisine de synthèse avancée avec des exemples de conception (livre de cuisine.zip) | PDF avec des exemples de conception |
Propriété intellectuelle
Intel® FPGA prennent en charge un large portefeuille de propriété intellectuelle (PI) conçu spécifiquement pour une utilisation dans les FPGA Intel®. Chaque IP comprend un modèle de simulation pour la vérification de la conception avant la mise en œuvre de l’appareil. Voir les liens suivants pour plus d’informations sur les cœurs IP disponibles et l’écosystème IP dans le logiciel Intel® Quartus® Prime.
Ressources en propriété intellectuelle
| Description | de la ressource|
|---|---|
| Portefeuille IP intel® FPGA | Vue d’ensemble du portefeuille IP intel® FPGA |
| Introduction aux cœurs IP INTEL® FPGA | Comment le catalogue IP et l’éditeur de paramètres gèrent les cœurs IP dans le logiciel Intel® Quartus® Prime |
| Intel® FPGA IP Finder | Une liste complète des cœurs IP Intel® FPGA |
Concepteur de plate-forme
Regardez la webémission Introduction à Platform Designer
Platform Designer est un outil graphique d’intégration de systèmes qui vous permet d’intégrer rapidement un système de composants complexes.
À l’aide d’un cadre d’interconnexion standardisé (Avalon® ou AMBA* AXI*), vous pouvez intégrer la propriété intellectuelle de tiers, de la propriété intellectuelle de votre propre organisation ou des modules de boîte noire qui n’ont pas encore été définis. Tous les cœurs IP Intel® FPGA sont conformes aux spécifications de l’interface Platform Designer.
Le concepteur de plate-forme génère le HDL pour l’instanciation dans le reste de votre conception FPGA.
Platform Designer Documentation
| Description | de la ressource|
|---|---|
| Création d’un système avec Platform Designer | Notions de base sur l’utilisation de Platform Designer |
| Création de composants Platform Designer | Comment intégrer des composants de propriété intellectuelle (IP) à utiliser dans Platform Designer |
| Platform Designer Interconnect | Détails sur les interfaces de mémoire et de streaming disponibles dans les normes d’interconnexion Avalon® et AMBA* AXI* |
| Optimisation des performances du système Platform Designer | Optimisation des pipelines et traitement de l’arbitrage de bus dans un système Platform Designer |
| Interface de composant Tcl Référence | Référence de l’interface de programmation d’applications (API) pour l’intégration de l’IP dans le système Platform Designer |
| Composants de conception de système platform designer | Description des composants d’interconnexion disponibles dans Platform Designer |
Cours de formation Platform Designer (anciennement Qsys)
Exemples de conception de concepteurs de plates-formes
| Description des ressources | |
|---|---|
| Platform Designer - Exemple de conception | Exemple de conception téléchargeable d’un testeur de mémoire implémenté dans platform designer. |
| Exemple de conception de mémoire AXI* | Interface de l’agent AMBA* AXI*-3 sur un simple composant de mémoire personnalisé Verilog. |
| Exemple de simulation BFM : Hps AXI* Bridge Interface vers FPGA Core | Une interface de système de processeur dur (HPS) au pont FPGA AXI* (h2f). |
| Avalon® Verification IP Suite Guide de l’utilisateur (PDF) | Modèles fonctionnels de bus (BFMs) pour vérifier des noyaux IP utilisant avalon® interfaces. |
| Fichiers de conception (.zip) | |
| Mentor Graphics* AXI* Verification IP Suite (PDF) | BFMs pour vérifier les noyaux IP utilisant des interfaces AMBA* AXI*. |
Livres blancs
| Description | de la ressource|
|---|---|
| Comparaison des approches d’intégration ip pour la mise en œuvre de FPGA | Discute des défis d’interconnexion dans les appareils FPGA complexes. |
| Application des avantages d’une architecture de réseau sur puce à la conception de systèmes FPGA | Décrit les avantages des architectures de réseau sur puce (NoC) dans la conception du système Intel® FPGA. |
3. Simulation
Vue d’ensemble de la simulation
Le logiciel Intel® Quartus® Prime prend en charge la simulation de conception RTL et au niveau de la porte dans les simulateurs EDA pris en charge.
La simulation implique :
- Configuration de votre environnement de travail de simulateur
- Compilation de bibliothèques de modèles de simulation
- Exécution de votre simulation
Le logiciel Intel® Quartus® Prime prend en charge l’utilisation d’un flux de simulation scripté pour automatiser le traitement de simulation dans votre environnement de simulation préféré.
Dans le logiciel Intel® Quartus® Prime Standard Edition, vous avez la possibilité d’utiliser le flux d’outils NativeLink, qui automatise le lancement du simulateur que vous avez choisi.
Flux de simulation scénarisé
L’intégration d’un simulateur HDL dans le flux d’outils logiciels Intel® Quartus® est décrite dans la section suivante du Guide de l’utilisateur du logiciel Intel® Quartus® | Manuel :
- Simulation des conceptions Intel® FPGA (Pro Edition | Édition standard)
Lorsque vous utilisez Platform Designer pour configurer des cœurs et des systèmes IP, des scripts de configuration d’environnement de simulation sont générés pour les simulateurs EDA pris en charge.
Lors de la création de plusieurs systèmes Platform Designer, vous devez exécuter « Générer un script d’installation de simulateur pour IP » pour créer un script combiné pour vos systèmes dans le Concepteur de plate-forme.
- Génération d’un script de configuration de simulateur combiné (Pro Edition | Édition standard)
Vous pouvez incorporer des scripts de simulation de base IP générés dans un script de simulation de niveau supérieur qui contrôle la simulation de l’ensemble de votre conception. Après avoir exécuté ip-setup-simulation, utilisez les informations suivantes pour copier les sections de modèle et les modifier pour les utiliser dans un nouveau fichier de script de niveau supérieur.
- Aldec Active-HDL (Pro Edition | Édition standard )
- Aldec Riviera-PRO ( Pro Edition | Édition standard )
- Cadence Incisive Enterprise ( Pro Edition | Édition standard )
- Mentor Graphics* ModelSim*-Intel® FPGA Edition (fourni avec le logiciel Intel® Quartus® Prime) (Pro Edition | Édition standard )
- Mentor Graphics* ModelSim* - PE ( Pro Edition | Édition standard )
- Mentor Graphics* ModelSim* - SE ( Pro Edition | Édition standard )
- Mentor Graphics* QuestaSim ( Pro Edition | Édition standard )
- Synopsys* VCS et VCS MX (Pro Edition | Édition standard)
Vous pouvez également vous référer aux vidéos suivantes pour obtenir des conseils sur la configuration des simulations.
Flux de simulation NativeLink
Dans le logiciel Intel® Quartus® Prime Standard Edition, vous avez la possibilité d’utiliser NativeLink. Cela vous permet de lancer automatiquement toutes les étapes nécessaires pour simuler votre conception après avoir modifié votre code source ou votre adresse IP.
La fonctionnalité NativeLink intègre votre simulateur EDA au logiciel Intel® Quartus® Prime Standard Edition en automatisant les éléments suivants:
- Génération de fichiers et de scripts de simulation spécifiques au simulateur.
- Compilation de bibliothèques de simulation.
- Lancement automatique de votre simulateur après l’analyse et l’élaboration, l’analyse et la synthèse du logiciel Intel® Quartus® Prime, ou après une compilation complète.
Ressources pour la configuration de NativeLink Simulation
| Description | de la ressource|
|---|---|
| Utilisation de NativeLink Simulation | Un chapitre du Guide de l’utilisateur d’Intel Quartus Prime Standard Edition : Simulation tierce |
| Comment configurer NativeLink Simulation | Une courte vidéo qui montre comment configurer NativeLink pour un design simple |
Ressources de simulation
Ressources de simulation
Le logiciel Intel® Quartus® Prime Standard Edition prend en charge ces simulateurs EDA:
- Aldec Active-HDL
- Aldec Riviera-PRO
- Cadence Entreprise incisive
- Mentor Graphics* ModelSim*-Intel FPGA (fourni avec le logiciel Intel® Quartus® Prime)
- Mentor Graphics* ModelSim* - PE
- Mentor Graphics* ModelSim* - SE
- Graphiques mentor* QuestaSim
- Synopsys* VCS et VCS MX
L’intégration d’un simulateur HDL dans le flux d’outils logiciels Intel® Quartus® est décrite dans la section Simulation des conceptions Intel FPGA dans Intel Quartus Prime Pro Edition User Guide: Third-Party Simulation.
4. Synthèse
Vue d’ensemble de la synthèse
L’étape de synthèse logique du flux de conception logicielle Intel® Quartus® prendra le code de niveau de transfert de registre (RTL) et créera une netlist de primitives de niveau inférieur (la netlist de post-synthèse). La netlist post-synthèse sera ensuite utilisée comme entrée à l’Ajusteur, qui placera et acheminera la conception.
Les logiciels Intel® Quartus® Prime et Quartus® II comprennent une synthèse intégrée avancée et des interfaces avec d’autres outils de synthèse tiers. Le logiciel propose également des visionneuses de netlist schématiques que vous pouvez utiliser pour analyser une structure d’une conception et voir comment le logiciel a interprété votre conception.
Les résultats de la synthèse peuvent être consultés avec les visionneuses Quartus® Netlist,à la fois après l’élaboration de RTL et après la cartographie technologique.
Documentation de synthèse
| Description | du titre|
|---|---|
| Quartus Prime Synthèse intégrée | L’outil de synthèse intégré du logiciel Intel® Quartus® Prime prend en charge la synthèse de VHDL, Verilog, SystemVerilog et des anciens langages d’entrée de conception spécifiques à Intel® FPGA. |
| Prise en charge de Synplify | Le flux d’outils logiciels Intel® Quartus® Prime prend également en charge les synthétiseurs logiques Synplicity Synplify et Synplify Pro. |
| Mentor Graphics* Prise en charge de Precision RTL | Le flux d’outils logiciels Intel® Quartus® Prime prend également en charge le synthétiseur Rtl de précision Mentor Graphics *. |
Formation et démonstrations de synthèse
| Description | du titre|
|---|---|
| Utilisation du logiciel Quartus® Prime: une introduction (ODSW1100) | Familiarisez-vous avec l’environnement de conception logicielle de base Quartus® Prime. Vous en apprendrez davantage sur un flux de conception FPGA de base et sur la façon d’utiliser le logiciel Quartus® Prime dans le flux. Il s’agit d’un cours en ligne de 1,5 heure. |
| Le Quartus® Prime Software Design Series: Foundation (Standard) (ODSW1110) | Apprenez à utiliser le logiciel Quartus® Prime pour développer une conception FPGA ou CPLD de la conception initiale à la programmation de l’appareil. Il s’agit d’un cours en ligne de 3,5 heures. |
| The Quartus® Prime Software Design Series: Foundation (IDSW110) | Créez un projet, entrez des fichiers de conception, compilez et configurez votre appareil pour voir la conception fonctionner dans le système. Entrez des contraintes de synchronisation et analysez une conception à l’aide de l’analyseur de synchronisation. Découvrez comment le logiciel s’interface avec les outils EDA courants utilisés pour la synthèse et la simulation. Il s’agit d’un cours de 8 heures dirigé par un instructeur. |
Synthèse de haut niveau
L’outil de synthèse de haut niveau (HLS) d’Intel prend en compte une description de conception écrite en C ++ et génère du code RTL optimisé pour les FPGA Intel®.
Pour plus d’informations sur le compilateur Intel® HLS, y compris la documentation, les exemples et les cours de formation, consultez la page de support HLS.
Documentation du SMVS
| Description | du document|
|---|---|
| Guide de mise en route de HLS | Montre comment initialiser votre environnement de compilateur de synthèse de haut niveau. Comprend également des exemples de conception et des didacticiels pour démontrer comment utiliser efficacement le compilateur. |
| Guide de l’utilisateur de HLS | Fournit des instructions sur la synthèse, la vérification et la simulation de cœurs IP pour les produits Intel® FPGA. |
| Manuel de référence du SMVS | Fournit des informations sur le flux de conception de composants de synthèse de haut niveau (HLS), y compris les options de commande et d’autres éléments de programmation que vous pouvez utiliser dans votre code de composant. |
| Guide des pratiques exemplaires de la SMVS | Offre des conseils et des conseils sur la façon d’optimiser la conception de vos composants à l’aide des informations fournies par le compilateur HLS. |
5. Plus en forme
Fitter - Pro Edition
Avec le logiciel Intel® Quartus® Prime Pro Edition, le Fitter fait son travail par étapes contrôlables individuellement; vous pouvez optimiser chaque étape individuellement en exécutant uniquement cette étape du processus d’ajustement, en itérant pour optimiser cette étape.
Étapes d’ajustement
| Optimisation incrémentielle de | l’étape fitter |
|---|---|
| Planifier | Après cette étape, vous pouvez exécuter l’analyse de synchronisation post-plan pour vérifier des contraintes de synchronisation et valider des fenêtres de synchronisation d’horloge croisée. Visualisez les propriétés de placement et de périphérie et effectuez la planification de l’horloge pour les conceptions Intel® Arria® 10 FPGA et Intel® Cyclone® 10 FPGA. |
| Lieu de début | Après cette étape, le planificateur de puce peut afficher un placement initial de haut niveau des éléments de conception. Utilisez ces informations pour guider vos décisions de planification d’étage. Pour les conceptions Intel® Stratix® 10 FPGA, vous pouvez également planifier l’horloge tôt après avoir exécuté cette étape. |
| Lieu | Après cette étape, validez l’utilisation des ressources et de la logique dans les rapports de compilation et examinez le placement des éléments de conception dans le planificateur de puce. |
| Itinéraire | Après cette étape, exécutez l’installation détaillée et maintenez la fermeture de synchronisation dans l’analyseur de synchronisation et affichez des encombrements de routage par l’intermédiaire du planificateur de puce. |
| Temps de recharge | Après cette étape, passez en revue les résultats de retiming dans le rapport Fitter et corrigez toutes les restrictions limitant l’optimisation de la réticule. |
Par défaut, le Fitter traversera toutes ses étapes. Toutefois, vous pouvez analyser les résultats des étapes Fitter pour évaluer votre conception avant d’exécuter l’étape suivante ou avant d’exécuter une compilation complète. Pour plus d’informations sur l’utilisation des étapes Fitter pour contrôler la qualité des résultats de votre conception, reportez-vous à la section Exécution de l’Ajusteur dans le Guide de l’utilisateur du compilateur: Intel® Quartus® Prime Pro Edition.
Vous pouvez spécifier plusieurs paramètres pour diriger le niveau d’effort de l’Ajusteur pour des choses telles que l’emballage du registre, la duplication et la fusion du registre, et le niveau d’effort global. Pour plus d’informations sur les paramètres de Fitter, consultez les discussions sous la section Référence des paramètres de l’ajusteur dans le Guide de l’utilisateur du compilateur : Intel® Quartus® Prime Pro Edition.
Fitter - Édition Standard
Dans le logiciel Intel® Quartus® Prime Standard Edition, vous pouvez spécifier plusieurs paramètres pour diriger le niveau d’effort du Fitter, tels que l’emballage du registre, la duplication et la fusion du registre et le niveau d’effort global. Pour obtenir la liste complète des paramètres de Fitter, consultez la page d’aide des paramètres du compilateur
Pour plus d’informations sur les paramètres de l’Ajusteur, voir les discussions sous
- Réduction du temps de compilation de la section Intel® Quartus® Prime Standard Edition Guide de l’utilisateur: Compilateur
- Section Fermeture et optimisation du timing du Guide de l’utilisateur d’Intel® Quartus® Prime Standard Edition: Optimisation de la conception
6. Analyse du calendrier
Vue d’ensemble de l’analyse de synchronisation
L’analyseur de synchronisation détermine les relations de synchronisation qui doivent être remplies pour que la conception fonctionne correctement et vérifie des heures d’arrivée par rapport aux temps requis pour vérifier le timing.
L’analyse de synchronisation implique de nombreux concepts fondamentaux: arcs asynchrones par rapport aux arcs synchrones, heures d’arrivée et requises, exigences de configuration et de maintien, etc. Ceux-ci sont définis dans la section Concepts de base de l’analyse de synchronisation du Guide de l’utilisateur Intel® Quartus® Prime Standard Edition: Analyseur de synchronisation.
L’analyseur de synchronisation applique vos contraintes de synchronisation et détermine des retards de synchronisation des résultats de la mise en œuvre de l’ajusteur de votre conception dans l’appareil cible.
L’analyseur de synchronisation doit fonctionner à partir d’une description précise de vos exigences de synchronisation, exprimées sous forme de contraintes de synchronisation. La section Constraining Designs (Contrainte des conceptions) du Guide de l’utilisateur Intel® Quartus® Prime Standard Edition : Analyseur de synchronisation décrit comment les contraintes de synchronisation peuvent être ajoutées aux fichiers .sdc, à utiliser à la fois par l’Ajusteur et l’Analyseur de synchronisation.
La fermeture du calendrier est un processus itératif de raffinement des contraintes de temps; l’ajustement des paramètres pour la synthèse et l’ajusteur, et la gestion des variations des semences de l’ajusteur.
Analyseur de synchronisation
L’analyseur de synchronisation Intel Quartus Prime
L’analyseur de synchronisation dans le logiciel Intel® Quartus® Prime est un puissant outil d’analyse de synchronisation de style ASIC qui valide les performances de synchronisation de toute la logique dans votre conception à l’aide d’une contrainte standard de l’industrie, l’analyse et la méthodologie de rapport. L’analyseur de synchronisation peut être piloté à partir d’une interface utilisateur graphique ou d’une interface de ligne de commande pour contraindre, analyser et rapporter les résultats pour tous les chemins de synchronisation dans votre conception.
Un guide complet de l’utilisateur sur l’analyseur de synchronisation se trouve dans la section Exécution de l’analyseur de synchronisation du Guide de l’utilisateur Intel® Quartus® Prime Standard Edition: Analyseur de synchronisation.
Si vous débutez dans Analyse de synchronisation, consultez la section Flux recommandé pour les nouveaux utilisateurs du Guide de l’utilisateur Intel® Quartus® Prime Standard Edition : Analyseur de synchronisation. Cela décrit le flux de conception complet à l’aide de contraintes de base.
Cours de formation sur l’analyseur de synchronisation
| Durée du cours | Type Numéro | de cours | |
|---|---|---|---|
| La série de conception de logiciels Intel Quartus Prime: Analyse de synchronisation | 8 heures | Intructor-Led | IDSW120 |
| Analyse de synchronisation avancée avec TimeQuest | 8 heures | Dirigé par un instructeur | IDSW125 |
| Analyseur de synchronisation : Introduction à l’analyse de synchronisation | 15 minutes | En ligne, gratuit | ODSW1115 |
| Analyseur de synchronisation : GUI d’analyseur de synchronisation | 31 minutes | En ligne, gratuit | ODSW1116 |
| Analyseur de synchronisation: Intégration et rapports Intel Quartus Prime | 25 minutes | En ligne, gratuit | ODSW1117 |
| Analyseur de synchronisation : contraintes requises SDC | 34 minutes | En ligne, gratuit | ODSW1118 |
| Synchronisation de la fermeture à l’aide des rapports personnalisés TimeQuest | 24 minutes | En ligne, gratuit | OTIM1100 |
Calendrier de fermeture
Si l’analyseur de synchronisation détermine que vos spécifications de synchronisation ne sont pas remplies, alors la conception doit être optimisée pour la synchronisation jusqu’à ce que l’écart soit fermé et vos spécifications de synchronisation soient remplies.
La fermeture de synchronisation implique plusieurs techniques possibles. Les techniques les plus efficaces varieront selon la conception. Le chapitre Synchronisation de la fermeture et de l’optimisation du calendrier dans le Guide de l’utilisateur de l’optimisation de la conception: Intel Quartus Prime Pro Edition donne beaucoup de conseils pratiques sur le processus de fermeture de synchronisation.
Il existe plusieurs cours de formation supplémentaires pour vous aider à comprendre comment évaluer votre conception pour les bonnes techniques de fermeture de synchronisation.
Cours de formation sur la fermeture du calendrier
| Durée du cours | Type Numéro | de cours | |
|---|---|---|---|
| Compilation incrémentielle basée sur des blocs dans le logiciel Intel® Quartus® Prime Pro: Fermeture de synchronisation et conseils | 22 minutes | En ligne, gratuit | OIBBC102 |
| Évaluation de la conception pour le calendrier de fermeture | 55 minutes | En ligne, gratuit | ODSWTC02 |
| Meilleures pratiques de conception hdl pour la fermeture de synchronisation | 61 minutes | En ligne, gratuit | OHDL1130 |
| Synchronisation de la fermeture à l’aide des rapports personnalisés TimeQuest | 24 minutes | En ligne, gratuit | OTIM1100 |
| Synchronisation de la fermeture avec le logiciel Quartus® II | 8 heures | Dirigé par un instructeur | IDSW145 |
7. Optimisation de la conception
Vue d’ensemble de l’optimisation de la conception
Les logiciels Intel® Quartus® Prime et Quartus® II incluent un large éventail de fonctionnalités pour vous aider à optimiser votre conception pour la surface et le timing. Cette section fournit les ressources pour vous aider avec les techniques et les outils d’optimisation de la conception.
Les logiciels Intel® Quartus® Prime et Quartus® II offrent une optimisation de la netlist de synthèse physique pour optimiser les conceptions plus loin que le processus de compilation standard. La synthèse physique aide à améliorer les performances de votre conception, quel que soit l’outil de synthèse utilisé.
Documentation de support d’optimisation
| Description | du titre|
|---|---|
| Optimisation de la zone et du calendrier | Cette section du guide de l’utilisateur explique comment réduire l’utilisation des ressources, réduire les temps de compilation et améliorer les performances de synchronisation lors de la conception pour les appareils Intel®. |
| Analyse et optimisation du plan d’étage de conception | Cette section du guide de l’utilisateur décrit comment utiliser le Planificateur de puce pour analyser et optimiser le plan d’étage pour vos conceptions. Ce chapitre explique également comment utiliser Logic Lock Region pour contrôler le placement. |
| Gestion des changements d’ingénierie avec le planificateur de puce | Cette section du guide de l’utilisateur décrit comment utiliser le Planificateur de puce pour implémenter des ordres de modification technique (OCE) pour les appareils pris en charge. |
| Optimisations de Netlist et synthèse physique | Cette section du guide de l’utilisateur explique comment les optimisations de netlist et la synthèse physique dans Intel® Quartus® Le logiciel Prime peut modifier la netlist de votre conception et aider à améliorer la qualité de vos résultats. |
| Centre de ressources de compilation incrémentielle | Cette page Web du centre de ressources montre comment vous pouvez utiliser la compilation incrémentielle pour réduire les temps de compilation et préserver les résultats lors de l’optimisation. |
Cours de formation sur l’optimisation de la conception
| Durée du cours | Type Numéro | de cours | |
|---|---|---|---|
| Utilisation du logiciel Intel® Quartus® Prime Pro: Planificateur de puce | 29 minutes | En ligne, gratuit | OPROCHIPPLAN |
| Utilisation de l’Explorateur d’espace de conception | 21 minutes | En ligne, gratuit | ODSE |
| Synchronisation de la fermeture à l’aide de timequest rapports personnalisés | 24 minutes | En ligne, gratuit | OTIM1100 |
| Meilleures pratiques de conception hdl pour la fermeture de synchronisation | 1 heure | En ligne, gratuit | OHDL1130 |
Outils d’optimisation de la conception
Le logiciel Intel® Quartus® Prime fournit des outils qui présentent votre conception de manière visuelle. Ces outils vous permettent de diagnostiquer tous les problèmes dans votre conception, en termes d’inefficacités logiques ou physiques.
- Vous pouvez utiliser les visionneuses Netlist pour voir une représentation schématique de votre conception à plusieurs étapes du processus d’implémentation : avant la synthèse, après la synthèse et après le lieu et l’itinéraire. Cela vous permet de confirmer votre intention de conception à chaque étape.
- Le planificateur de partitions de conception vous aide à visualiser et à réviser le schéma de partitionnement d’une conception en affichant les informations de synchronisation, les densités de connectivité relatives et le placement physique des partitions. Vous pouvez localiser des partitions dans d’autres visionneuses ou modifier ou supprimer des partitions.
- Avec le Planificateur de puce,vous pouvez faire des affectations de plan d’étage, effectuer l’analyse de puissance, et visualiser les chemins critiques et la congestion de routage. Le Planificateur de partition de conception et le Planificateur de puce vous permettent de partitionner et de mettre en page votre conception à un niveau supérieur.
- Design Space Explorer II (DSE) automatise la recherche des paramètres qui donnent les meilleurs résultats dans n’importe quelle conception individuelle. DSE explore l’espace de conception de votre conception, applique diverses techniques d’optimisation et analyse les résultats pour vous aider à découvrir les meilleurs paramètres pour votre conception.
L’utilisation de ces outils peut vous aider à optimiser la mise en œuvre de l’appareil.
Visualiseurs netlist
Les visionneuses de netlist du logiciel Intel® Quartus® Prime offrent des moyens puissants de visualiser votre conception à différentes étapes. Le sondage croisé est possible avec d’autres vues de conception : vous pouvez sélectionner un élément et le mettre en surbrillance dans les fenêtres Chip Planner et Design File Viewer.
- Le visualiseur RTL montre la logique et les connexions déduites par le synthétiseur, après l’élaboration de la hiérarchie et des principaux blocs logiques. Vous pouvez utiliser la visionneuse RTL pour vérifier visuellement votre conception avant la simulation ou d’autres processus de vérification.
- La Visionneuse de carte technologique (post-mappage) peut vous aider à localiser les nœuds dans votre netlist après la synthèse, mais avant le lieu et l’itinéraire.
- La visionneuse de carte technologique (post-ajustement) affiche la netlist après l’endroit et l’itinéraire. Cela peut différer de la netlist post-mapping car l’ajusteur peut effectuer des optimisations afin de répondre aux contraintes lors de l’optimisation physique.
La visionneuse RTL affiche la logique déduite par l’outil Synthèse après l’élaboration de la hiérarchie et des principaux blocs fonctionnels.
La visionneuse de carte technologique affiche la logique après la synthèse (la « vue post-carte ») ou après le placement et le routage (la « vue de post-ajustement »).
Netlist et visionneuses de machines à états finis
Voir une démonstration du logiciel Quartus® Netlist Viewer et Finite State Machine Viewer dans les vidéos ci-dessous.
Intel® Quartus® Prime Netlist Viewers: Outils qui aident à analyser et à déboguer vos conceptions (partie 1)
La visionneuse Intel® Quartus® Prime RTL et la visionneuse state machine offrent des moyens puissants d’afficher vos résultats de synthèse initiaux et entièrement mappés pendant les processus de débogage, d’optimisation et de saisie de contraintes.
Intel® Quartus® Prime Netlist Viewers: Outils qui aident à analyser et à déboguer vos conceptions (partie 2)
La visionneuse Intel® Quartus® Prime RTL et la visionneuse state machine offrent des moyens puissants d’afficher vos résultats de synthèse initiaux et entièrement mappés pendant les processus de débogage, d’optimisation et de saisie de contraintes.
Ressources pour les visionneuses de Netlist
| Description | de la ressource|
|---|---|
| Optimisation de la netlist de conception | Une section du Guide de l’utilisateur Intel® Quartus® Prime Standard Edition: Optimisation de la conception, couvrant l’utilisation des visionneuses Netlist. |
Planificateur de puce
L’analyse du plan d’étage de conception aide à fermer le calendrier et à assurer des performances optimales dans des conceptions très complexes. Le planificateur de puce dans le logiciel Intel® Quartus® Prime vous aide à fermer le timing rapidement sur vos conceptions. Vous pouvez utiliser le planificateur de puce avec les régions de verrouillage logique pour compiler vos conceptions hiérarchiquement et aider à la planification d’étage. En outre, utilisez des partitions pour conserver les résultats de placement et de routage à partir d’exécutions de compilation individuelles.
Vous pouvez effectuer une analyse de conception ainsi que créer et optimiser le plan d’étage de conception avec le planificateur de puce. Pour effectuer des affectations d’E/S, utilisez le Planificateur de broches.
Ressources de planificateur de puce
| Description | dutype de | ressource |
|---|---|---|
| Analyse et optimisation du plan d’étage de conception | Guide de l’utilisateur de l’optimisation de la conception: Chapitre Intel® Quartus® Prime Pro Edition | Documentation principale pour le plan d’étage de conception et le planificateur de puce |
| Vidéo pédagogique de Chip Planner (Partie 1 de 2) | Vidéo E2E | Tutoriel de planificateur de puce : Chemins temporels de référence croisée, Fan-in, Fan-out, Retards de routage, et régions d’horloge |
| Vidéo d’instruction de Chip Planner (Partie 2 de 2) | Vidéo E2E | Didacticiel chip planner : utilisation du routage, recherche d’éléments de conception et régions de verrouillage logique |
| Apporter des modifications ECO à l’aide d’Intel FPGA Quartus Chip Planner et Resource Property Editor (Partie 1 de 3) | Vidéo E2E | Effectuer des modifications tardives et de petits ordres de modification technique (ECO) à l’aide du Planificateur de puce |
| Apporter des modifications ECO à l’aide du planificateur de puce Intel FPGA Quartus et de l’éditeur de propriétés de ressources (partie 2 de 3) | Vidéo E2E | Apporter des changements tardifs et petits à l’ECO à l’aide du Planificateur de puce |
| Apporter des modifications ECO à l’aide du planificateur de puce Intel FPGA Quartus et de l’éditeur de propriétés de ressources (partie 3 de 3) | Vidéo E2E | Apporter des changements tardifs et petits à l’ECO à l’aide du Planificateur de puce |
| Comment tracer le routage local du CDR a récupéré l’horloge du canal d’émetteur-récepteur à la broche d’E/S utilisant l’analyseur de synchronisation et le planificateur de puce | Vidéo E2E | Exemple d’utilisation du planificateur de puces avec l’analyseur de synchronisation |
Design Space Explorer II
Design Space Explorer II (DSE) vous permet d’explorer les nombreux paramètres disponibles pour la compilation de conception.
Vous pouvez utiliser le DSE pour gérer plusieurs compilations avec différents paramètres afin de trouver la meilleure combinaison de paramètres qui vous permettent d’obtenir la fermeture de synchronisation.
Ressources de l’Explorateur d’espace de conception II
| Description | de la ressource|
|---|---|
| Optimisation avec Design Space Explorer II | Guide de l’utilisateur de la mise en route: Intel® Quartus® Prime Pro Edition |
| Exemple de conception de l’Explorateur d’espace de conception (DSE) | Un exemple d’exploration spatiale de conception |
| Utilisation de l’Explorateur d’espace de conception (ODSE) | Formation en ligne gratuite, 21 minutes |
8. Débogage sur puce
Vue d’ensemble du débogage sur puce
À mesure que les FPGA augmentent en performances, en taille et en complexité, le processus de vérification peut devenir un élément essentiel du cycle de conception du FPGA. Pour atténuer la complexité du processus de vérification, Intel fournit un portefeuille d’outils de débogage sur puce. Les outils de débogage sur puce permettent la capture en temps réel des nœuds internes dans votre conception pour vous aider à vérifier votre conception rapidement sans l’utilisation d’équipements externes, tels qu’un analyseur logique de banc ou un analyseur de protocole. Cela peut alléger le nombre de broches nécessaires pour le sondage du signal au niveau de la carte. Pour obtenir un guide de tous les outils du portefeuille de débogage, reportez-vous à la section Outils de débogage système du Guide de l’utilisateur des outils de débogage : Intel® Quartus® Prime Pro Edition.
- Console système - À l’aide d’un interpréteur Tcl, system console présente une interface scriptable entre un poste de travail et les composants Platform Designer sur votre appareil.
- Boîte à outils de l’émetteur-récepteur - Testez et accordez la qualité du signal de liaison de l’émetteur-récepteur
- Signal Tap Logic Analyzer - Utilise des ressources FPGA locales pour échantillonner les nœuds de test et génère les informations via des écrans de forme d’onde graphiques dans l’interface graphique du logiciel Intel Quartus Prime
- Sonde de signal - acheminement incrémental des signaux internes aux broches d’E/S pour la surveillance
- Interface de l’analyseur logique - Multiplex un ensemble de signaux à un petit nombre de broches d’E / S de rechange pour la surveillance
- Sources et sondes dans le système - Lecteur et exemples de valeurs logiques à l’aide de JTAG
- Éditeur de contenu de mémoire in-system - Afficher et éditer la mémoire sur puce
- Interface JTAG virtuelle - Autoriser les communications avec l’interface JTAG
Le débogage de la mémoire externe est facilité par la boîte à outils de l’interface de mémoire extermale,qui est détaillée dans le centre de support d’interface de mémoire externe.
La boîte à outils de l’émetteur-récepteur offre de vastes installations pour vérifier la qualité et la performance du signal de l’émetteur-récepteur. Pour plus d’informations sur cette boîte à outils, consultez la page produit De la boîte à outils de l’émetteur-récepteur.
Exemples de débogage sur puce
Exemples de conception de débogage sur puce
Voici quelques exemples pour vous aider à tirer parti des caractéristiques disponibles pour les scénarios de débogage courants.
- Exemples de conception de flux de déclenchement basés sur l’État de l’analyseur logique SignalTap II ›
- Exemple de sources et de sondes dans le système ›
- Exemples de boîtes à outils d’émetteurs-récepteurs pour les appareils Stratix® V GX, Arria® V GX/GT, Cyclone® V GX/GT et Stratix® IV GX/GT ›
- Exemples de conception de console système (.qar Quartus® format d’archive logicielle)
Débogage sur puce - Cours de formation
Cours de formation sur le débogage sur puce
Débogage sur puce - Autres ressources
Débogage sur puce - autres ressources
| Description | de la ressource|
|---|---|
| Intel® Guide de l’utilisateur de FPGA Virtual JTAG (Intel® FPGA_virtual_jtag) IP Core (PDF) | L’IP Intel® FPGA_virtual_jtag Intel® FPGA communique via un port JTAG, ce qui vous permet de développer des solutions de débogage personnalisées. |
AN 323: Utilisation des analyseurs logiques embarqués SignalTap II dans les systèmes de constructeur SOPC (PDF) |
Utilisation de SignalTap pour surveiller les signaux situés à l’intérieur d’un module système généré par platform designer. |
| AN 446: Débogage des systèmes Nios® II avec l’analyseur logique SignalTap II (PDF) | Cette note d’application examine l’utilisation du plug-in Nios® II dans l’analyseur logique Signal Tap et présente les capacités, les options de configuration et les modes d’utilisation pour le plug-in. |
| AN 799: Débogage rapide d’Intel® Arria® 10 conceptions à l’aide d’une sonde de signal et d’un recompile rapide | Accédez aux signaux internes avec un impact minimal sur votre conception. |
Sujets avancés
Flux de conception basés sur des blocs
Le logiciel de conception Intel® Quartus® Prime Pro Edition offre des flux de conception basés sur des blocs. Il existe deux types: les flux de compilation incrémentielle basée sur les blocs et de réutilisation des blocs de conception, qui permettent à votre équipe de développement géographiquement diversifiée de collaborer sur une conception.
La compilation incrémentielle basée sur des blocs consiste à conserver ou à vider une partition dans un projet. Cela fonctionne avec les cloisons de base et ne nécessite pas de fichiers supplémentaires ou de planification de l’étage. La partition peut être vidée, conservée dans les instantanés source, de synthèse et finaux.
Le flux De réutilisation de bloc de conception vous permet de réutiliser un bloc d’une conception dans un projet différent en créant, en préservant et en exportant une partition. Avec cette fonctionnalité, vous pouvez vous attendre à une main propre hors des modules de chronométrage fermés entre les différentes équipes.
Ressources de conception basées sur des blocs
- Section Flux de conception basé sur des blocs dans le Guide de l’utilisateur Intel® Quartus® Prime Pro Edition
- Tutoriel: Intel® FPGA Design Block Reuse Flow (Intel® Arria® 10 GX, Intel® Quartus® Prime software v17.1) ›
- Fichier de conception (.zip) ›
- Formation : Réutilisation des blocs de conception (OBBDR100) ›
- Formation : Compilation progressive par blocs (partie 1 de 3) (OIBBC100) ›
- Formation : Compilation progressive par blocs (partie 2 de 3) (OIBBC101) ›
- Formation : Compilation incrémentielle par blocs (partie 3 de 3) (OIBBC102) ›
Recompile rapide
Le recompile rapide permet la réutilisation des résultats de synthèse et d’ajustement précédents lorsque cela est possible, et ne retraite pas les blocs de conception inchangés. Le recompile rapide peut réduire le temps total de compilation après avoir apporté de petites modifications de conception. Rapid Recompile prend en charge les modifications ECO fonctionnelles basées sur HDL et vous permet de réduire votre temps de compilation tout en préservant les performances de la logique inchangée.
Recompilation rapide - Ressources de soutien
| Description | de la ressource|
|---|---|
| Exécution d’un recompile rapide | Section Recompile rapide dans le volume 2 du manuel Intel® Quartus® Prime Pro Edition |
| AN 799: Quick Intel® Arria® 10 Design Debugging Using Signal Probe and Rapid Recompile (PDF) | Une note d’application montrant comment Rapid Recompile réduit le temps de compilation pour les petites modifications |
Reconfiguration partielle
La reconfiguration partielle (PR) vous permet de reconfigurer une partie du FPGA dynamiquement tandis que la conception FPGA restante continue de fonctionner.
Vous pouvez créer plusieurs personas pour une région de votre appareil et reconfigurer cette région sans affecter les opérations dans les zones situées en dehors de ce persona.
Pour plus d’informations sur la reconfiguration partielle, consultez la page Reconfiguration partielle.
Script
Les logiciels Intel® Quartus® Prime et Quartus® II incluent une prise en charge complète des scripts pour les flux de conception de script en ligne de commande et en langage de commande d’outil (Tcl). Des exécutables distincts pour chaque étape du flux de conception du logiciel, tels que la synthèse, l’ajustement et l’analyse de synchronisation, incluent des options pour créer des paramètres communs et effectuer des tâches communes. L’interface de programmation d’applications de script (API) Tcl inclut des commandes couvrant les fonctionnalités de base à avancées.
Script de ligne de commande
Vous pouvez utiliser les exécutables en ligne de commande du logiciel Intel® Quartus® Prime ou Quartus® II dans des fichiers de commandes, des scripts shell, des fichiers makefiles et d’autres scripts. Par exemple, utilisez la commande suivante pour compiler un projet existant :
$ quartus_sh --flow compile
Script Tcl
Utilisez l’API Tcl pour l’une des tâches suivantes :
- Création et gestion de projets
- Faire des devoirs
- Compilation des conceptions
- Extraction de données de rapport
- Effectuer une analyse de synchronisation
Vous pouvez commencer avec certains des exemples de la page Web des exemples Tcl du logiciel Quartus® II. Plusieurs autres ressources sont énumérées ci-dessous.
Ressources de script
| Description | de la ressource|
|---|---|
| Quartus® II Scripting Reference Manual | Couvre à la fois les exécutables en ligne de commande logicielle ® Quartus et les packages et commandes Tcl à partir d’un shell logiciel Quartus® |
| Quartus® Prime Standard Edition Settings File Reference Manual | Couvre les paramètres de paramètres trouvés dans le fichier de paramètres du logiciel Quartus® (.qsf). |
| Script de ligne de commande | Une section du Guide de l’utilisateur d’Intel Quartus Prime Standard Edition. |
| Quartus® II Tcl Exemples | Une page Web avec plusieurs exemples de script Tcl utiles. |
| Script de ligne de commande (ODSW1197) | Formation en ligne présentant les capacités de script de ligne de commande dans le logiciel Intel® Quartus® (30 min). |
| Introduction à Tcl (ODSW1180) | Introduction à la syntaxe de script Tcl. |
| Quartus® II Software Tcl Scripting (ODSW1190) | Fonctionnalités de script Tcl dans le logiciel Quartus® II. |
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