Centre de développement Intel® Stratix® 10 FPGA
Le FPGA Developer Center est organisé en étapes standard de l’industrie, qui vous offre différentes ressources pour terminer votre conception Intel® FPGA. Chaque étape de conception est détaillée dans les sous-sections extensibles avec des liens qui vous permettent de sélectionner et de passer entre les différents périphériques de génération 10.
1. Informations sur les périphériques
Documentation
2. Protocole d’interface
Documentation
Guides de l’utilisateur |
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Interfaces de mémoire externe |
Guide de l’utilisateur ip d’Intel® Stratix® 10 interfaces de mémoire externe |
Guide de l’utilisateur de Intel FPGA PHYLite pour les interfaces parallèles IP Core |
Notes d’application |
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Autre IP série |
AN 804 : implémentation de l’ADC Intel® Stratix 10 multi-liens avec un cœur IP JESD204B RX |
Guides de l’utilisateur |
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Émetteur-récepteur PHY |
Guide de l’utilisateur de l’émetteur-récepteur Intel® Stratix® 10 L et H-Tile PHY |
Guides de l’utilisateur |
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Traitement numérique du signal (DSP) |
Guide de l’utilisateur des cœurs IP à point fixe (ALTERA_FIXEDPOINT_FUNCTIONS) |
Guide de l’utilisateur du noyau IP du générateur de nombres aléatoires |
Guides de l’utilisateur |
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Intégré |
Guide de l’utilisateur du processeur IP Core™ Intel® FPGA SDI II |
Guides de l’utilisateur |
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Audio et vidéo |
Guides de l’utilisateur de l’exemple de conception |
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PCI Express* |
Guide de l’utilisateur de l’IP dure 10 Avalon® MM Intel® Stratix® pour PCIe* Design Example |
Guide de l’utilisateur de l’IP dure Intel Stratix 10 Avalon-ST pour PCIe Design Example |
Guides de l’utilisateur de l’exemple de conception |
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Autre IP série |
Guide de l’utilisateur de l’exemple de conception de Interlaken IP Core (2e génération) |
Guide de l’utilisateur de l’exemple de conception de cœur IP JESD204B |
Vidéos de démarrage rapide |
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Autre IP série |
Vidéo de démarrage rapide IP Intel FPGA JESD204B |
Intel FPGA Wiki |
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Interface mémoire externe |
Guide de débogage matériel INTEL® ARRIA® 10 et Intel® Stratix 10 |
Guide de l’outil de configuration à la recherche de paramètres de démarrage |
Conceptions de référence |
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PCI Express* |
3. Planification de la conception
Documentation
Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de périphérique / Notes d’application |
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Guide de l’utilisateur de démarrage : Intel® Quartus® Prime Pro Edition |
Guide de l’utilisateur de Platform Designer : Intel Quartus Prime Pro Edition |
® Directives de conception de périphériques Intel Stratix 10 |
AN 821 : Planification de l’interface pour Intel Stratix 10 FPGAs |
Formations et vidéos |
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Conception rapide et facile de systèmes d’E/S avec le planificateur d’interfaces |
4. Entrée conception
Documentation
Le logiciel Intel® Quartus® Prime Pro Edition offre un synthétiseur mature qui vous permet d’entrer dans vos conceptions avec une flexibilité maximale. Si vous êtes nouveau dans ces langues, vous pouvez utiliser des exemples en ligne ou des modèles intégrés pour vous aider à démarrer.
Le logiciel Intel Quartus Prime Pro Edition offre des modèles Verilog et VHDL des structures fréquemment utilisées. Pour plus d’informations sur l’utilisation de ces modèles, reportez-vous à la section « Utiliser des modèles HDL fournis » du manuel Intel Quartus Prime Pro.
Le logiciel de conception Intel® Quartus® Prime est également fourni avec Intel® High Level Synthesis Compiler qui synthétise une fonction C++ dans une implémentation RTL optimisée pour les produits Intel® FPGA.
Téléchargements de logiciels |
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Centre de téléchargement pour toutes les versions du logiciel Intel® Quartus® Prime |
5. Simulation et vérification
Documentation
Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de périphérique / Notes d’application |
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Guide de l’utilisateur Intel® Quartus® Prime Pro Edition : simulation tierce |
Guide de l’utilisateur de la suite IP de vérification Avalon® |
Simuler le modèle de Turbo Encoder/Décodeur avec le logiciel Visual IP |
AN 811 : utilisation du BFM De l’avant pour PCI Express* Gen3x16 sur Intel Stratix® 10 périphériques |
AN 585 : débogage de simulation à l’aide de testbench Ethernet à trois vitesses |
6. Implémentation et optimisation
Documentation
7. Analyse du timing
Documentation
Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de périphérique / Notes d’application |
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Guide de l’utilisateur de l’analyseur de synchronisation (Intel® Quartus® Prime Pro Edition) |
AN 366 : comprendre le timing de sortie des E/S pour les périphériques Altera® |
AN 471 : analyse de la PLL FPGA hautes performances avec TimeQuest |
AN 433 : Contrainte et analyse des interfaces synchrones source |
AN 775 : Directives de génération d’informations sur le timing des E/S |
8. Débogage sur puce
Documentation
Intel FPGA Wiki |
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Téléchargements de logiciels |
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