Stratix® 10 FPGA Centre de développement
Le centre de développement FPGA est organisé en étapes standard de l’industrie, ce qui vous fournit diverses ressources pour compléter votre conception Intel® FPGA. Chaque étape de conception est détaillée dans les sous-sections extensibles avec des liens qui vous permettent de sélectionner et de passer d’une série d’appareils de génération 10 à l’autre.
1. Informations sur l’appareil
Documentation
2. Protocole d’interface
Documentation
Guides de l’utilisateur |
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Interfaces de mémoire externe |
Guide de l’utilisateur Intel® Stratix® 10 External Memory Interfaces IP |
Guide de l’utilisateur de Intel FPGA PHYLite for Parallel Interfaces IP Core |
Notes applicatives |
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Autre IP série |
AN 804 : Mise en œuvre de la conception multibras ADC-Intel® Stratix 10 avec JESD204B cœur IP RX |
Guides de l’utilisateur |
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Émetteur-récepteur PHY |
Manuel d’utilisation de l’émetteur-récepteur Intel® Stratix® 10 L-Tile et H-Tile PHY |
Guides de l’utilisateur |
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Traitement numérique du signal (DSP) |
Guide de l’utilisateur des cœurs IP à virgule fixe (ALTERA_FIXEDPOINT_FUNCTIONS) |
Guide d’utilisation du noyau IP Reed-Solomon à haute vitesse |
Guide de l’utilisateur du noyau IP du générateur de nombres aléatoires |
Guides de l’utilisateur |
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Intégré |
Guides de l’utilisateur |
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Audio et vidéo |
Guides de l’utilisateur des exemples de conception |
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Ethernet |
Manuel d’utilisation de l’exemple de conception Ethernet 100G à faible latence Intel® Stratix® 10 |
Manuel d’utilisation de l’exemple de conception Ethernet 40G à faible latence Intel® Stratix 10 |
Guides de l’utilisateur des exemples de conception |
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PCI Express* |
Guides de l’utilisateur des exemples de conception |
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Autre IP série |
Manuel d’utilisation de l’exemple de conception du cœur IP Interlaken (2e génération) |
Guide de l’utilisateur de l’exemple de conception d’JESD204B cœur IP |
Vidéos de démarrage rapide |
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Autre IP série |
Vidéo de démarrage rapide de Intel FPGA JESD204B IP |
Intel FPGA Wiki |
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Interface de la mémoire externe |
Guide de débogage matériel Intel® Arria® 10 et Intel® Stratix 10 EMIF |
Conceptions de référence |
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PCI Express* |
3. Planification de la conception
Documentation
Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de l’appareil / Notes d’application |
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Guide d’utilisation pour démarrer : Intel® Quartus® édition Prime Pro |
Guide de l’utilisateur de Platform Designer : Intel Quartus édition Prime Pro |
AN 821 : Planification de l’interface pour Intel Stratix 10 FPGAs |
Exemples de conception |
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4. Saisie du design
Documentation
Le logiciel Intel® Quartus® Prime Pro Edition offre un synthétiseur mature qui vous permet d’entrer vos designs avec un maximum de flexibilité. Si vous débutez dans ces langages, vous pouvez utiliser des exemples en ligne ou des modèles intégrés pour démarrer.
Le logiciel Intel Quartus Prime Pro Edition propose des modèles Verilog et VHDL des structures fréquemment utilisées. Pour plus d’informations sur l’utilisation de ces modèles, reportez-vous à la section « Utilisation des modèles HDL fournis » du manuel Intel Quartus Prime Pro.
Le logiciel de conception Intel® Quartus® Prime est également livré avec Intel® High Level Synthesis Compiler qui synthétise une fonction C ++ en une implémentation RTL optimisée pour Intel® FPGA produits.
Guides de l’utilisateur / Présentation des appareils / Fiche technique / Livre blanc |
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Guide de l’utilisateur des recommandations de conception : Intel Quartus édition Prime Pro |
Guide de l’utilisateur des scripts : Intel Quartus édition Prime Pro |
Intel High Level Synthesis Compiler Guide des bonnes pratiques |
Application des avantages du réseau sur une architecture de puce à FPGA conception de systèmes |
Téléchargements de logiciels |
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Centre de téléchargement pour toutes les versions du logiciel Intel® Quartus® Prime |
5. Simulation et vérification
Documentation
Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de l’appareil / Notes d’application |
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Guide de l’utilisateur de Intel® Quartus® Prime Pro Edition : simulation tierce |
Démarrage rapide de la simulation pour l’édition ModelSim*-Intel® FPGA |
Simulation du modèle Reed-Solomon avec le logiciel Visual IP |
Simulation du modèle turbo encodeur/décodeur avec le logiciel Visual IP |
AN 585 : Débogage de simulation à l’aide de testbench Ethernet triple vitesse |
6. Mise en œuvre et optimisation
Documentation
7. Analyse du calendrier
Documentation
Guides de l’utilisateur / Présentation de l’appareil / Fiche technique de l’appareil / Notes d’application |
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Guide de l’utilisateur de l’analyseur de synchronisation (Intel® Quartus® édition Prime Pro) |
AN 366 : Comprendre la synchronisation de sortie des E/S pour les périphériques Altera® |
AN 471 : Analyse FPGA PLL hautes performances avec TimeQuest |
AN 433 : Contrainte et analyse des interfaces synchrones source |
AN 775 : Directives de génération d’informations de synchronisation des E/S |
8. Débogage sur puce
Documentation
Intel FPGA Wiki |
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Liste de contrôle du débogage MAC Ethernet 10G à faible latence |
Téléchargements de logiciels |
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