Outil d’analyse des limites

L’architecture de test de balayage des limites (BST) offre la possibilité de tester efficacement les composants sur les PCB avec un espacement de plomb serré. Cette architecture BST peut tester les connexions de broches sans utiliser de sondes de test physiques et capturer des données fonctionnelles pendant qu’un périphérique fonctionne normalement. Les cellules de balayage des limites d’un périphérique peuvent forcer les signaux sur les broches ou capturer des données à partir de signaux logiques de broche ou de noyau. Les données de test forcées sont déplacées en série dans les cellules de balayage des limites. Les données saisies sont transférées en série et comparées à l’externe aux résultats attendus.

Les outils d’analyse des limites disposent d’une capacité de programmabilité dans le système (ISP) qui utilise le contrôleur IEEE Standard 1149.1 pour les appareils Intel® FPGA, y compris les appareils MAX® II, MAX® 3000A, MAX® 7000AE et MAX® 7000B. Ces périphériques prennent également en charge la programmation IEEE 1532 qui utilise l’interface du port d’accès de test (TAP) de norme IEEE Standard 1149.1.

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