Centre de support IP DisplayPort

Bienvenue au centre de support de base de la propriété intellectuelle (IP) DisplayPort!

Vous trouverez ici des informations sur la planification, la sélection, la conception, la mise en œuvre et la vérification de vos cœurs IP DisplayPort. Il existe également des directives sur la façon de faire apparaître votre système et de déboguer les liens DisplayPort. Cette page est organisée en catégories qui s’alignent sur un flux de conception de système DisplayPort du début à la fin.

Profitez de votre voyage!

Obtenez des ressources d’assistance pour les appareils Intel® Stratix® 10, Intel Arria® 10 et Intel Cyclone® 10 dans les pages ci-dessous. Pour d’autres appareils, effectuez une recherche à partir des liens suivants : Archives de documentation, Cours de formation, Vidéos et webémissions, Exemples de conceptionet Base de connaissances.

1. Sélection de l’appareil et de l’IP

Quelle famille d’appareils Intel® FPGA dois-je utiliser ?

Taux de liaison pris en charge par la famille d’appareils

Qu’est-ce que l’utilisation des ressources FPGA IP Core DE DISPLAYPORT Intel FPGA?

Le tableau ci-dessous montre les informations sur les ressources pour les appareils Arria V et Cyclone V utilisant M10K;

Appareils Intel Arria 10, Intel Stratix 10 et Stratix V utilisant M20K.

Les ressources ont été obtenues à l’aide des paramètres suivants :

• Mode = simplex
• Nombre maximal de voies = 4 voies
• Profondeur de couleur d’entrée vidéo maximale = 8 bits par couleur (bpc)
• Mode d’entrée pixel = 1 pixel par horloge

Cette section contient des tableaux montrant des exemples de taille et de performances de variation de cœur IP.

Le tableau ci-dessus énumère les ressources et les performances attendues pour certaines variations.

Les résultats ont été obtenus à l’aide de l’Intel® Quartus® Prime Software v19.1 pour les appareils suivants:

• Intel Arria 10 (10AX115S2F45I1SG)
• Intel Cyclone 10 GX (10CX220YF780E5G)
• Intel Stratix 10 (1SG280HU1F50E2VGS1)
• Arria V (5AGXFB3H4F40C5)
• Cyclone V (5CGTFD9E5F35C7)
• Stratix V (5SGXEA7K2F40C2)

2. Flux de conception et intégration IP

Quelles sont les informations/documentations liées à DisplayPort disponibles ?

Appareils Intel Stratix 10, Intel Arria 10 et Intel Cyclone 10

• Guide de l’utilisateur IP d’Intel FPGA DisplayPort (| HTML PDF)

Appareils Intel Stratix 10

• Guide de l’utilisateur de l’exemple de conception Intel FPGA DisplayPort pour les appareils Intel Stratix 10 (| HTML PDF)

Appareils Intel Arria 10

• Guide de l’utilisateur de l’exemple de conception Intel FPGA DisplayPort pour les appareils Intel Arria 10 (| HTML PDF)

Appareils Intel Cyclone 10

• Guide de l’utilisateur de l’exemple de conception Intel FPGA DisplayPort pour les appareils Intel Cyclone 10 (| HTML PDF)

Comment puis-je générer le noyau IP DisplayPort?

Pour générer le noyau IP DisplayPort, procédez comme suit :

• Créez un projet logiciel Intel Quartus Prime à l’aide de l’Assistant Nouveau projet disponible dans le menu Fichier.
• Dans le menu Outils, cliquez sur Catalogue IP.
• Sous IP installée, double-cliquez sur Library > Interface Protocols > Audio &Video > DisplayPort Intel FPGA IP. L’éditeur de paramètres apparaît.
• Dans l’éditeur de paramètres, spécifiez un nom de niveau supérieur pour votre variante IP personnalisée. Ce nom identifie les fichiers de variation de base IP dans votre projet. Si vous y êtes invité, spécifiez également la préférence HDL de la famille Intel FPGA et du fichier de sortie ciblé. Cliquez sur OK.
• Spécifiez les paramètres et les options dans l’éditeur de paramètres DisplayPort : sélectionnez éventuellement des valeurs de paramètre prédéfinies. Les préréglages spécifient toutes les valeurs de paramètre initiales pour des applications spécifiques (le cas échéant). Spécifiez des paramètres définissant la fonctionnalité de noyau IP, les configurations de port, et les caractéristiques périphérique-spécifiques. Spécifiez les options de traitement des fichiers principaux IP dans d’autres outils EDA.
• Cliquez sur Générer pour générer le noyau IP et les fichiers de prise en charge, y compris les modèles de simulation.
• Cliquez sur Fermer une fois la génération de fichiers terminée.
• Cliquez sur Terminer.
• Si vous générez l’instance principale IP d’Intel FPGA DisplayPort dans un projet de logiciel Intel Quartus Prime, vous êtes invité à ajouter le fichier IP du logiciel Intel Quartus Prime (.qip) et le fichier IP de simulation du logiciel Intel Quartus Prime Intel Quartus Prime (.sip) au projet de logiciel Intel Quartus Prime actuel.

De même, les étapes ci-dessus peuvent être trouvées dans le Guide de l’utilisateur displayport IP Core :

• Étapes pour générer DisplayPort IP Core dans le logiciel Intel Quartus Prime ›

Qu’est-ce qui est pris en charge dans l’exemple de conception DisplayPort généré par Quartus ?

Les exemples de conception de noyau IP DisplayPort Intel FPGA illustrent le bouclage parallèle de l’instance DisplayPort RX à l’instance DisplayPort TX avec ou sans module de récupération d’horloge de pixel (PCR). Le tableau ci-dessous représente les exemples d’options de conception disponibles pour les périphériques de la série 10.

Remarque : Pour les appareils Intel Stratix 10, la prise en charge de HBR3 est préliminaire.

Comment générer l’exemple de conception Quartus DisplayPort ?

Pour les appareils de la série 10, utilisez l’éditeur de paramètres DisplayPort Intel FPGA dans le logiciel Intel Quartus Prime Pro Edition pour générer l’exemple de conception.

• Cliquez sur Outils > catalogue IP, puis sélectionnez famille d’appareils cibles.
• Dans le catalogue IP, recherchez et double-cliquez sur DisplayPort Intel FPGA IP. La nouvelle fenêtre de variation IP apparaît.
• Spécifiez un nom de niveau supérieur pour votre variante IP personnalisée. L’éditeur de paramètres enregistre les paramètres de variation IP dans un fichier nommé ip.
• Vous pouvez sélectionner un appareil FPGA spécifique dans le champ Appareil, ou conserver la sélection de périphérique logiciel Intel Quartus Prime par défaut.
• Cliquez sur OK. L’éditeur de paramètres apparaît.
• Configurez les paramètres désirés pour TX et RX. Remarque: Le flux de génération d’exemple de conception displayport prend en charge seulement SST. La sélection du paramètre Support MST vous empêche de générer l’exemple de conception.
• Sous l’onglet Exemple de conception, sélectionnez Le bouclage parallèle de DisplayPort SST avec PCR ou le bouclage parallèle de DisplayPort SST sans PCR.
• Sélectionnez Simulation pour générer le testbench, puis Synthétiseur pour générer l’exemple de conception matérielle. Vous devez sélectionner au moins une de ces options pour générer les fichiers d’exemple de conception. Si vous sélectionnez les deux, la durée d’une génération est plus longue.
• Pour Target Development Kit, sélectionnez le kit de développement Intel FPGA disponible. Si vous sélectionnez le kit de développement, l’appareil cible (sélectionné à l’étape 4) change pour correspondre à l’appareil sur le kit de développement.
• Cliquez sur Générer un exemple de conception.

De même, les liens ci-dessous fournissent des instructions étape par étape pour générer un exemple de conception DisplayPort à partir du logiciel Intel Quartus Prime:

• Intel Stratix 10 FPGA ›
• Intel Arria 10 FPGA ›
• Intel Cyclone 10 FPGA ›

Comment puis-je compiler et tester ma conception?

Pour les appareils de la série 10, les étapes pour compiler et tester votre conception DisplayPort se trouvent dans les guides de l’utilisateur displayport design example suivants, sous la section «Compilation et test de la conception» :

• Intel Stratix 10 FPGA ›
• Intel Arria 10 FPGA ›
• Intel Cyclone 10 FPGA ›

Comment puis-je effectuer une simulation fonctionnelle DisplayPort ?

Pour les appareils de la série 10, vous trouverez ci-dessous les étapes de génération de la simulation fonctionnelle DisplayPort :

• Activez l’option de simulation dans l’éditeur de paramètres DisplayPort et générez l’exemple de conception DisplayPort.
• Effectuer la simulation ›
• Comprendre le testbench ›

Où est-ce que je trouve des informations sur le noyau de récupération d’horloge ?

L’exemple de conception DisplayPort série 10 utilise l’IP de récupération d’horloge de pixel. Les informations de noyau de récupération d’horloge peuvent être trouvées dans le lien ci-dessous :

• Guide de l’utilisateur d® DisplayPort IP Core ›

Où puis-je trouver des informations sur le flux de formation DisplayPort Link?

Avant que le périphérique source puisse envoyer des données vidéo au périphérique de récepteur, un processus de formation de lien doit être rempli entre la source-évier. Les informations sur le processus de formation à la liaison se trouvent sur le lien suivant :

• Guide de l’utilisateur d’Intel DisplayPort IP Core ›

Où puis-je trouver des informations sur la référence de l’API DisplayPort et les informations DPCD?

Les liens suivants vous dirigeront vers la référence de l’interface de programmation d’applications (API) DisplayPort et les informations DPCD:

• Emplacements DPCD pris en charge par la source ›
• Emplacements DPCD pris en charge par l’évier ›
• Lien vers les informations de référence de l’API DisplayPort ›

3. Conception du conseil d’administration et gestion de l’énergie

Directives de connexion de broche

Appareils Intel Stratix 10

• Intel Stratix 10 GX, MX, TX et SX Directives de connexion de broche de famille de périphériques ›

Appareils Intel Arria 10

• Intel Arria 10 GX, GT et SX Directives de connexion de la famille d’appareils ›

Appareils Intel Cyclone 10

• Directives de connexion de la famille d’appareils Intel Cyclone 10 GX ›

Examen schématique

Appareils Intel Stratix 10

• Fiche de calcul d’examen schématique Intel Stratix 10 GX, MX et SX ›
• Guides et schémas de l’utilisateur du kit de développement Intel Stratix 10 GX FPGA ›
• Intel Stratix 10 SX SoC Development Kit Guides et schémas ›

Appareils Intel Arria 10

• Feuille de calcul d’examen schématique Intel Arria 10 GX, GT et SX ›
• Intel Arria 10 GX FPGA Development Kit Guides et schémas ›
• Guides de l’utilisateur et schémas du kit de développement SoC Intel Arria 10 ›

Appareils Intel Cyclone 10

• Fiche de travail d’examen schématique Intel Cyclone 10 GX ›
• Guides et schémas de l’utilisateur du kit de développement Intel Cyclone 10 GX FPGA ›

Lignes directrices sur la conception de la carte

• Solutions de lignes directrices en matière de conception de conseils ›
• Test de mise en page de la carte ›
• AN 114: Directives de conception de carte pour les packages d’appareils programmables Intel® ›
• AN 766: Appareils Intel Stratix 10, Guide de conception de la mise en page de l’interface de signal à haute vitesse ›
• AN 613: Considérations de conception de stackup de PCB pour les FPGA Intel ›
• AN745: Guide de conception pour l’interface Intel FPGA DisplayPort (| HTML PDF)
• Schémas de la carte fille FMC DisplayPort Révision 8 ›
• Schémas de la carte fille FMC DisplayPort Révision 11 ›
• Schémas de carte fille de HSMC DisplayPort 1.2 ›

Avertissement: La mise en œuvre de la conception de la carte DisplayPort TX d’Intel Arria 10 et du kit de développement Intel Stratix 10 n’est PAS recommandée car elle ne permet pas la liaison PMA + PCS. Il est conseillé aux utilisateurs de se référer à la mise en œuvre de la conception Bitec.

Gestion de l’alimentation

• Estimateur de puissance précoce (EPE) et analyseur de puissance ›
• AN 750: Utilisation de l’outil Intel FPGA PDN pour optimiser la conception de votre réseau de distribution d’énergie ›
• Guide de l’utilisateur de l’outil pdn (Power Deliver Network) 2.0 spécifique au périphérique ›

Gestion de l’énergie thermique

Appareils Intel Stratix 10

• AN 787 : Modélisation et gestion thermiques Intel Stratix 10 (| HTML PDF)

Séquençage de puissance

Appareils Intel Stratix 10, Intel Cyclone 10 et Intel Arria 10

• AN 692 : Considérations relatives au séquençage de l’alimentation pour les appareils Intel Cyclone 10 GX, Intel Arria 10 et Intel Stratix 10 (| HTML PDF)

Ma conception nécessite une carte fille Bitec FMC. Comment puis-je les sélectionner?

Le tableau suivant fournit une ligne directrice rapide dans la sélection de la révision de la carte fille Bitec FMC

Est-il nécessaire d’utiliser un canal émetteur-récepteur à voie unique ou à deux voies avec la carte fille Bitec FMC pour les appareils de la série 10?

Oui. Pour la conception DisplayPort qui utilise / mentionnée dans une première version de Bitec FMC daughtercard (révision 9 et antérieures), l’affectation de broche dans le lien suivant doit être suivie à TX et RX en raison de l’inversion de voie et de l’inversion de polarité au canal.

Comment créer une conception DisplayPort TX uniquement ou RX uniquement ?

Vous trouverez une directive générale pour créer une conception DisplayPort TX uniquement ou RX dans le Guide de l’utilisateur de l’exemple de conception Intel DisplayPort. Alternativement, une explication plus détaillée spécifique à la conception DisplayPort TX uniquement peut être mentionnée dans le guide de l’utilisateur de conception AN 883: Intel Arria 10 DisplayPort TX uniquement.

4. Exemples de conception et dessins de référence

Appareils Intel Arria 10

• AN 793: Intel Arria 10 DisplayPort 4Kp60 avec vidéo et traitement d’image Pipeline Retransmettre la conception de référence (HTML | PDF)
• Intel Arria 10 DisplayPort TX-only Design User Guide(HTML | PDF)
• Exemple de conception d’Intel Arria 10 DisplayPort à l’aide d’un connecteur embarqué (TX uniquement) ›
• DisplayPort UHD Scaler and Mixer Design Exemple Guide de l’utilisateur ›

5. Déboguer

Comment puis-je déboguer ma conception DisplayPort ?

Plusieurs options de débogage sont disponibles dans notre exemple de conception DisplayPort qui peuvent être intégrées dans la conception utilisateur :

• Observation de la LED utilisateur embarquée du kit de développement ›
• Observation de l’information sur les attributs du cours principal et du trafic de canal auxiliaire ›
• Bande passante Intel DisplayPort et calculateur PCR

Notes de mise à jour de base sur la propriété intellectuelle (PI)

• Notes de mise à jour de DisplayPort IP Core (| HTML PDF)

Solution de base de connaissances

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