Centre de support IP des interfaces de mémoire externe

Bienvenue sur la page de support de l’interface de mémoire externe (EMIF) ! Vous trouverez ici des informations sur Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 et Intel® Cyclone® 10 FPGA sur la planification, la conception, la mise en œuvre et la vérification de vos interfaces de mémoire externe. Vous trouverez également le débogage, la formation et d’autres ressources documentaires sur cette page.

Cette page est configurée pour vous guider tout au long du processus de conception du début à la fin.

Pour obtenir des ressources d’assistance concernant d’autres FPGA, effectuez une recherche dans les liens suivants : Archives de documentation, Cours de formation, Vidéos et webémissions, Exemples de conception et Base de connaissances.

1. Sélection de l’appareil

Comment puis-je sélectionner un appareil?

Deux outils sont disponibles pour vous aider à sélectionner un Intel® FPGA en fonction de vos besoins en mémoire:

Comment puis-je sélectionner une propriété intellectuelle (PI) de mémoire externe ?

Pour en savoir plus sur les différentes propriétés intellectuelles (PI) de la mémoire disponibles, consultez le programme de formation en ligne suivant :

2. Guides de l’utilisateur et documentation

Appareils Intel Agilex

Guide de l’utilisateur EMIF IP

• Interfaces de mémoire externe Guide de l’utilisateur d’Intel Agilex FPGA IP

Guide de l’utilisateur de l’exemple de conception

• Interfaces de mémoire externe Guide de l’utilisateur de l’exemple de conception IP Intel Agilex FPGA

Notes de mise à jour

• Interfaces de mémoire externe Notes de mise à jour d’Intel Agilex FPGA IP Core

Fichiers pin-out

• Pin-out de l’appareil Intel Agilex et adresse / broche de commande EMIF

Appareils Intel Stratix 10

Guide de l’utilisateur EMIF IP

• Interfaces de mémoire externe Guide de l’utilisateur IP Intel Stratix 10 FPGA

Guide de l’utilisateur de l’exemple de conception

• Interfaces de mémoire externe Guide de l’utilisateur de l’exemple de conception IP Intel Stratix 10 FPGA

Notes de mise à jour

• Interfaces de mémoire externe Notes de mise à jour d’Intel Stratix 10 FPGA IP Core

Fichiers pin-out

• Pin-out de l’appareil Intel Stratix 10 et adresse / sortie de commande EMIF

Appareils Intel Arria 10

Guide de l’utilisateur EMIF IP

• Interfaces de mémoire externe Intel Arria 10 FPGA Guide de l’utilisateur IP

Guide de l’utilisateur de l’exemple de conception

• Interfaces de mémoire externe Guide de l’utilisateur de l’exemple de conception IP Intel Arria 10 FPGA

Notes de mise à jour

• Notes de mise à jour d’Intel Arria 10 FPGA IP Core

Fichiers pin-out

• Pin-out de l’appareil Intel Arria 10 et adresse / sortie de commande EMIF

Appareils Intel Cyclone 10

Guide de l’utilisateur EMIF IP

• Interfaces de mémoire externe Guide de l’utilisateur d’Intel Cyclone 10 GX FPGA IP

Guide de l’utilisateur de l’exemple de conception

• Interfaces de mémoire externe Intel Cyclone 10 GX FPGA EXEMPLE DE CONCEPTION IP Guide de l’utilisateur

Notes de mise à jour

• Interfaces de mémoire externe Notes de mise à jour d’Intel Cyclone 10 FPGA IP Core

Fichiers pin-out

• Pin-out de l’appareil Intel Cyclone 10 et adresse / sortie de commande EMIF

Intel FPGA PHY Lite

• Guide de l’utilisateur de PHY lite for Parallel Interfaces Intel FPGA IP Core

Guide de l’utilisateur d’Intel FPGA HBM2

• Mémoire à bande passante élevée (HBM2) Interface Intel FPGA IP guide de l’utilisateur

3. Génération d’ADRESSES IP EMIF

Où puis-je trouver de l’information sur l’IP EMIF?

Pour plus d’informations sur la propriété intellectuelle (IP) de l’interface de mémoire externe (EMIF), reportez-vous aux guides d’utilisation IP des interfaces de mémoire externe suivants :

• Veuillez vous référer à la section « Guides de l’utilisateur »

Comment puis-je générer l’adresse IP EMIF?

Pour plus d’informations sur les paramètres de propriété intellectuelle (IP) de l’interface de mémoire externe (EMIF), reportez-vous aux sections suivantes spécifiques au protocole dans les guides d’utilisation EMIF IP suivants :

Remarque: Pour plus d’informations sur 'Comment puis-je générer l’IP', référez-vous aux sections « Guide d’utilisateur » et « cours de formation et vidéo ».

Comment effectuer une simulation fonctionnelle ?

Pour plus d’informations sur la simulation de la propriété intellectuelle (IP) de l’interface de mémoire externe (EMIF), reportez-vous à la section suivante des guides de l’utilisateur EMIF IP :

• Intel Agilex simulant l’IP de mémoire
• Intel Stratix 10 simulant l’IP de mémoire
• Intel Stratix 10 MX simulant HBM2 IP
• Intel Arria 10 simulant l’IP de mémoire
• Intel Cyclone 10 simulant l’IP de la mémoire

Pour obtenir des instructions sur la façon de générer un exemple de conception de simulation EMIF et sur la façon d’exécuter des simulations à l’aide du logiciel de simulation MODELSIM* -Intel FPGA, reportez-vous aux sections suivantes des guides de l’utilisateur de l’exemple de conception IP EMIF :

• Intel Agilex générant l’exemple de conception EMIF pour la simulation
• Intel Stratix 10 générant l’exemple de conception EMIF pour la simulation
• Intel Arria 10 générant l’exemple de conception EMIF pour la simulation
• Intel Cyclone 10 générant l’exemple de conception EMIF pour la simulation

Pour plus d’informations sur la façon de vérifier une conception EMIF, référez-vous à la section « Cours de formation et vidéo » pour le cours « Vérification des interfaces de mémoire IP ».

Où puis-je trouver des informations sur les ressources FPGA et le placement des broches?

Pour obtenir des informations détaillées sur les broches de l’interface de mémoire externe (EMIF), reportez-vous aux sections suivantes spécifiques au protocole dans les Guides de l’utilisateur emif de la propriété intellectuelle (IP) suivants :

Pour simplifier l’emplacement des E/S, reportez-vous au Planificateur d’interface pour un outil de glisser-déposer facile à utiliser disponible dans le logiciel Intel Quartus Prime Pro Edition pour les FPGA Intel Arria 10 et Intel Stratix 10. Reportez-vous aux vidéos suivantes pour plus d’informations sur l’utilisation de l’Interface Planner et ses avantages :

• Planificateur d’interface pour la vidéo EMIF (Partie 1)
• Planificateur d’interface pour la vidéo EMIF (Partie 2)

Pour plus d’informations sur Interface Planner pour les affectations d’emplacement des ressources, reportez-vous au programme de formation en ligne suivant :

Ressources supplémentaires

Qu’est-ce que Ping Pong PHY?

Ping Pong PHY permet à deux interfaces de mémoire pour partager des bus d’adresse et de commande. Ceci est pris en charge pour les protocoles DDR3 et DDR4 et pour Stratix® V, Intel Arria 10 et Intel Stratix 10 FPGAs. Reportez-vous à la vidéo suivante pour plus d’informations sur le concept de Ping Pong PHY, ses avantages et une analyse des résultats de simulation:

• Vidéo DDR4 Ping Pong PHY

Où puis-je trouver des informations sur PHYLite?

ThePHYLite IP vous permet de créer des blocs PHY d’interface mémoire personnalisés pour Intel Arria 10 et Intel Stratix 10 FPGAs. Pour plus d’informations sur l’IP PHYLite, reportez-vous au guide de l’utilisateur suivant :

• Guide de l’utilisateur de PHYLite for Parallel Interfaces IP Core

Pour obtenir des informations détaillés sur la façon d’attribuer correctement des sorties pour PHYLite en fonction de différentes tailles de groupe DQ/DQS, reportez-vous à la vidéo suivante :

• Vidéo de placement de broche de groupe PHYLite (Remarque : la vidéo s’applique également aux appareils Intel Stratix 10.)

L’IP PHYLite prend en charge de nombreuses normes d’E/S et valeurs de terminaison différentes sur les tampons d’entrée et de sortie pour les FPGA Intel Arria 10 et Intel Stratix 10. Référez-vous à la vidéo suivante pour des informations sur la façon dont créer un bloc on-chip-termination (OCT) et comment l’associer à la mémoire tampon d’E/S terminée dans l’IP de PHYLite :

• Bloc d’OPO pour la vidéo PHYLite

4. Conception et simulation de la carte

Où puis-je trouver de l’information sur la disposition et la conception du tableau?

Pour obtenir des informations détaillées sur la disposition et la conception des cartes d’interface de mémoire externe (EMIF), reportez-vous aux sections suivantes spécifiques au protocole dans les guides d’utilisation emif de la propriété intellectuelle (IP) suivants:

Comment puis-je effectuer la simulation de carte / canal?

Pour plus d’informations sur la mesure de l’interférence intersymbole (ISI) et de la diaphonie en écriture et en lecture, l’organisation des broches de commande, d’adresse, de contrôle et de données et les restrictions de placement de la banque d’E/S, reportez-vous aux directives suivantes :

• Directives de simulation de canal d’appareil Intel Arria 10
• Calcul de la perte de canal à partir des directives de simulation DDRx (Remarque : les directives sur les canaux Intel Arria 10 s’appliquent également aux appareils Intel Stratix 10)

Comment puis-je calculer l’inclinaison de la carte et la perte de canal?

Deux outils sont disponibles pour vous aider à calculer l’inclinaison de la carte et la perte de canal :

Où Puis-Je Trouver De L’Information Sur Le Moment De La Fermeture?

Pour plus d’informations sur la fermeture de synchronisation de l’interface de mémoire externe (EMIF), reportez-vous à la section suivante dans les guides d’utilisation de la propriété intellectuelle (IP) d’EMIF :

• Fermeture de synchronisation IP Intel Agilex EMIF
• Intel Stratix 10 EMIF fermeture de synchronisation IP
• Intel Arria 10 EMIF fermeture de synchronisation IP
• Fermeture de synchronisation IP Intel Cyclone 10 EMIF

5. Déboguer

Comment puis-je déboguer ma conception d’interface de mémoire externe ?

Pour plus d’informations sur le débogage de la propriété intellectuelle (IP) de l’interface de mémoire externe (EMIF), reportez-vous à la section suivante des Guides d’utilisation EMIF IP :

• Débogage IP Intel Agilex EMIF
• Outil de guide d’auto-débogage Intel Agilex EMIF
• Débogage IP Intel Stratix 10 EMIF
• Débogage IP Intel Arria 10 EMIF
• Débogage IP Intel Cyclone 10 EMIF

L’outil principal disponible pour déboguer est la boîte à outils de débogage EMIF :

Comment est-ce que j’utilise la boîte à outils de débogage EMIF ?

Pour obtenir des instructions pas à pas sur la façon d’enchaîner plusieurs interfaces de mémoire pour la compatibilité avec emif Debug Toolkit, reportez-vous au guide de l’utilisateur suivant :

• Guide de débogage de plusieurs interfaces de mémoire

La fonctionnalité de diagramme oculaire 2D en lecture/écriture disponible dans la boîte à outils de débogage EMIF génère des diagrammes oculaires en lecture et en écriture pour chaque broche de données. Reportez-vous à la vidéo suivante pour plus d’informations sur les paramètres de référence de tension importants pendant le processus de génération d’IP EMIF et comment utiliser la fonction de diagramme oculaire 2D:

• Vidéo de diagramme oculaire 2D

Le générateur de trafic 2.0 te permet pour tester et mettre au point votre interface de mémoire externe par le trafic personnalisable et les modèles de test. Référez-vous au guide et aux vidéos suivants pour des informations détaillées sur la façon d’utiliser la caractéristique du générateur de trafic 2.0 :

• Guide du générateur de trafic 2.0
• Vidéo du générateur de trafic 2.0 (à venir)

La fonction de marge de conducteur te permet pour capturer des données de marge de lecture et d’écriture par broche pendant le trafic en mode utilisateur. Reportez-vous aux vidéos suivantes pour plus d’informations sur les différences entre la marge du pilote et la marge d’étalonnage, ainsi que des instructions sur l’utilisation de la fonction Marge du pilote :

• Vidéo de marge du pilote (Partie 1)
• Vidéo de marge du conducteur (Partie 2)

Pour plus d’informations sur la façon de déboguer une conception EMIF, reportez-vous au programme de formation en ligne suivant :

Où puis-je trouver des informations concernant l’optimisation des performances du contrôleur?

Pour plus d’informations sur les performances et l’efficacité du contrôleur, reportez-vous à la section suivante des guides de l’utilisateur de la propriété intellectuelle (IP) des interfaces de mémoire externe (EMIF) :

• Intel Agilex optimisant les performances des contrôleurs
• Intel Stratix 10 optimisant les performances du contrôleur
• Performances du contrôleur Intel Stratix 10 HBM2
• Intel Arria 10 optimisant les performances du contrôleur
• Intel Cyclone 10 optimisant les performances du contrôleur

Comment puis-je me renseigner sur les problèmes connus concernant emif?

Pour plus d’informations sur les problèmes actuels et connus concernant l’IP EMIF, reportez-vous à la base de connaissances :

• Base de connaissances pour les appareils Intel Agilex
• Base de connaissances pour les appareils Intel Stratix 10
• Base de connaissances pour les appareils Intel Arria 10
• Base de connaissances pour les appareils Intel Cyclone 10

6. Cours de formation et vidéo

Cours de formation

Appareil Intel Agilex

• Introduction aux interfaces de mémoire dans les appareils Intel Agilex
• Intégration d’interfaces de mémoire dans les appareils Intel Agilex
• Vérification des interfaces de mémoire dans les appareils Intel Agilex
• Débogage sur puce des interfaces mémoire dans les appareils Intel Agilex

Appareils Intel Arria 10 et Intel Stratix 10

• Introduction aux interfaces de mémoire IP dans les appareils Intel Arria 10 et Intel Stratix 10
• Intégration d’interfaces de mémoire IP dans les appareils Intel Arria 10 amd Intel Stratix 10
• Vérification de l’IP des interfaces de mémoire dans les appareils Intel Arria 10 et Intel Stratix 10
• Débogage sur puce de l’IP des interfaces mémoire dans les appareils Intel Arria 10 et Intel Stratix 10
• Vérification de l’IP des interfaces de mémoire dans les appareils Intel Arria 10
• Interfaces de mémoire à bande passante élevée (HBM2) dans les appareils Intel Stratix 10 MX : mise en œuvre

Vidéo

• DDR4 Ping-Pong Phy (les appareils pris en charge sont Stratix V, Intel Arria 10 et Intel Stratix 10)
  
• Présentation du concepteur de plate-forme BluePrint pour la conception d’interface de mémoire externe partie 1 de 2
• Présentation du concepteur de plate-forme BluePrint pour la conception d’interface de mémoire externe partie 2 de 2
• Comment implémenter le deskew de package dans la conception de l’interface de mémoire externe dans Intel Stratix 10 et Intel Arria 10
• Synchronisation de la carte pour Intel Arria 10 EMIF IP
• Mise en œuvre de la contrainte dans l’interface de mémoire externe Intel Arria 10
• Vérification automatisée des directives de mise en page de la carte d’interfaces de mémoire externe Intel® FPGA
• Comment construire la conception RLDRAM3 EMIF pour le kit de développement Intel Arria 10 et tester l’état d’étalonnage à l’aide de la boîte à outils EMIF
• Boîte à outils de l’interface de mémoire externe Intel Arria 10
• Exemple de générateur de trafic Intel Arria 10 EMIF
• Utilisation du processeur Soft Nios® pour déboguer les interfaces de mémoire externe Intel Arria 10

Vous avez encore des questions?

Lecture recommandée

Pour plus d’informations sur la propriété intellectuelle (IP) de l’interface de mémoire externe (EMIF), reportez-vous aux guides d’utilisation EMIF IP suivants :

• Guide de l’utilisateur IP des interfaces de mémoire externe Intel Stratix 10
• Guide de l’utilisateur d’Intel Stratix 10 MX HBM2 IP
• Guide de l’utilisateur d’Intel Arria 10 External Memory Interfaces IP
• Guide de l’utilisateur d’Intel Cyclone 10 External Memory Interfaces IP
• Guide de l’utilisateur de PHY Lite for Parallel Interfaces Intel® FPGA IP Core

Formation recommandée

Pour les cours de formation sur les interfaces de mémoire externe, reportez-vous aux catalogues de formation suivants :

• Catalogue des cours
• Catalogue de cours hérités